测试计划test plan是一个更加传统的术语，主要用于我们在早期HDL-Verilog/VHDL中创建的定向测试用例。但在SystemVerilog [SV]中，我们主要创建随机测试用例，因为该语言支持约束随机。
在随机约束的情况下，我们主要根据使用功能覆盖率来衡量验证进度。验证计划[Vplan]定义了如何使用功能覆盖率来验证DUT功能。Vplan一般不会有关于测试用例的任何细节，因为我们在验证规划阶段得不到随机测试用例的细节。
在随机约束仿真期间，所有DUT功能都将以随机或者受限随机覆盖。因此，我们使用功能覆盖率来跟踪验证进度。这种验证方法被称为CRCDV，约束随机覆盖率驱动验证。
但是，我们也经常会为每个DUT功能创建一个定向测试用例。这时候，还会存在测试计划test plan，该计划将包含所有测试用例的详细信息。
需要注意的是，在行业中，有经验的传统工程师和经理仍然可能会将SV TB的Vplan称为测试计划testplan，就像我们如何随意交换DUT和DUV这两个术语一样。
