FPGA如何生成网表保护代码

科技 2024-06-07 10:04 湖南

知识产权保护在国内是一个非常难搞的事情，做FPGA的我们也会遇到和同事，合作伙伴进行交互集成的情况，这种情况下如果不想给出源代码，又能保证对方可以验证自己提供代码的正确性，就需要把源代码编译成网表形式提供给对方，方便其进行测试验证，在尾款没有结清的情况下还可以在代码中加入一个看门狗，到一定时间就复位整个逻辑，在不影响测试的情况下最大程度保护自己。

那么如何在vivado中，将源代码生成网表文件呢，下面狼哥以vivado2019.1平台为例，说说生成步骤。

首先设置综合选项，需要设置两个地方，一个是flatten hierarchy，设置成full，将逻辑展平，这样网表就看不出逻辑架构层级了；另一个就是在more options后面增加 -mode out_of_context，增加这个的目的就是去掉io buffer，因为生成的网表大概率都是作为一个子模块存在，不需要插入iobuffer，设置方法如下，点击Setting，然后选择Synthesis，按前面说的设置好保存就行了。

按上面设置好之后就点击综合按钮，综合工程，综合完毕后会弹出一个对话框，选择open Synthesised design。

打开之后，在左下的Tcl console中输入两条指令，生成网表例化需要的stub文件和edif网表文件，指令分别为

生成stub文件指令

write_verilog -mode synth_stub pwd/stub_file_name.v

生成edif文件指令

write_edif -security_mode all pwd/edif_file_name.edf

指令中pwd指要保存文件的路径，后面stub_file_name和edif_file_name，就是stub和edif的名字，需要注意的是这两个名字需要保持一致。示例如下：

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