https://semiengineering.com/big-changes-ahead-for-analog-design/
SE：通过协同设计异构集成，协同设计不仅仅是模拟和数字，还包括封装、互连和数据传输。这对模拟设计有何影响？
（从左至右依次为：Synopsys的Elhak、Movellus的Faisal、Siemens的Thiagarajan、Keysight的Pujol）
Elhak：模拟和数字仍然是关键要素——让数字布局布线和模拟布局相互通信。但是，您还需要将其扩展到封装、中介层上。
Pujol：这就是为什么灵活性是所有工作流程的关键。但最重要的是，我们还在与新一代的工程师打交道，他们接受过 Python 和其他语言的培训，在传统流程中可能较少，他们希望将他们的 Python 知识带到芯片设计中。一些客户告诉我们，'我们有 100 名 EDA 工程师可以制定流程，你需要适应他们，这样我们才能在上面进行优化。因此，作为 EDA 供应商，我们需要提供灵活性，以便我们能够适应他们的工作流程。他们想拥有它。他们将依赖我们的优化器完成大约 80% 的工作。但是对于一些关键问题，他们希望利用自己的知识，因为他们知道他们可以在这方面有所作为 — 减少热量、降低功率。
Thiagarajan：还有一个我们尚未提及的更大依赖因素。在开发过程中，模拟设计师会面临代工厂PDK（工艺设计套件）的演变挑战。模拟设计师可能从v0.5版本的PDK开始，设计出一个完美的功率放大器——在各个角落都经过验证，性能完美——然后他们收到PDK的更新版本v0.6或v0.7，设备中的某些东西就发生了变化。下次simulate时，一切都会出问题。而现在设计公司正试图加快流片速度，所以他们在做早期设计，但在先进节点，这项技术即使在v1.0版本也可能发生变化，缺失的良率会直接反映到模拟设计上，看起来就像是模拟故障。生态系统中存在巨大的依赖关系，我不知道该如何解决。
SE：过去，模拟设计师对使用EDA工具持抵制态度，因为它并没有给他们带来明显的好处。这种情况是否有所改变？
Elhak：确实发生了很大的变化。这种转变正在传统的模拟IC公司中发生。尽管许多阅读此内容的人可能会问：“我们在现代化吗？”但在模拟领域，这是事实。公司正在从内部的仿真器、可靠性分析环境和变化分析工具转向商业EDA。原因是先进节点带来了新问题，这些传统工具无法处理——包括器件模型、变化以及FinFET和先进节点带来的不同类型的可靠性问题。更新和维护这些工具的成本变得越来越高。我个人亲眼见证了多次这样的转变。
Thiagarajan：这正是大型EDA公司与代工厂在开发周期早期建立合作关系将有所帮助的原因。
Pujol：你说的问题很对。自研工具已经使用了很长时间。十年前，我们在射频领域看到的大多数问题都涉及提取关键路径。当时我们讨论的是三四个节点和不到10个端口。五年前，这个数字激增到可能60个端口，然后是200个。现在我们需要提取超过1000个端口来接地。而我们还没有谈到真正的高频——可能只是28Ghz。频率将迅速达到300Ghz，甚至1Thz，那时情况将更糟。自研流程无法很好地处理这些问题。你需要依赖具有可追溯性和其他功能的数据库，而这正是困难所在。他们想要在Python上的优化器，但仍然依赖EDA工具。因此，他们要求许多公司在工具中提供API，以便能够在GUI中放入自己的东西，但由于一切变化得太快，他们仍然需要依赖EDA工具，因为很难再使用他们的自研工具了。
Faisal：在模拟设计方面，我们缺乏人才。没有足够的新模拟设计师接受培训或从学校毕业。同时，模拟设计的需求却在不断增长。那么如何解决这个问题呢？世界上没有足够的模拟工程师，甚至没有新的人对成为电气工程师和模拟设计师感兴趣。另一方面，优秀的模拟设计师会进行手工计算，他们知道预期的结果，然后再用工具进行验证。这可以在子块级别进行，但不能在系统级别进行。然而，在关键块级别，他们通常知道预期的结果，有误差范围，然后模拟进来进行验证。因为如果他们不能这样做，那么你就会得到一些只会运行扫描的新鲜工程师，然后他们进行试错，再试错。在实验室里，这是一个很好的品质，但在设计时不知道方向的情况下进行试错，可能会浪费大量的时间和资源。
SE：那么，在模拟设计中，大部分时间都花在哪里？是在前端吗？还是在验证上？与数字设计相比如何？
Elhak：由于我们今天看到的变化，每个不同阶段的工作量都发生了变化。传统上，模拟设计在布局前阶段进行得很快。我设计好原理图后，就会进行simulate，验证设计的正确性，然后开始布局并提取寄生参数。如果有问题，我就开始解决这些问题，进行更多的整体模拟，然后就完成了。如今，在先进节点上，设计参数与寄生参数的数量级相同。这不仅仅是寄生参数数量的激增，随着先进节点的出现，寄生参数的重要性也在增加。它不仅仅是改变结果5%或10%的问题，而是改变了电路的行为。由于晶体管非常小，设计参数与这些寄生参数的数量级相同。因此，布局前模拟与布局后模拟之间的差异巨大。所以设计不能按照传统方式进行。在你有布局之前，你无法验证电路，这改变了布局应该如何进行。它必须逐步进行。你需要估计寄生参数。你需要在设计过程中进行验证。传统上，设计进行得很快，然后大量的时间花在验证上。现在情况正在改变。设计时间正在增加，验证是随着设计的进行而进行的。
Thiagarajan：它必须进入布局后阶段，并且你需要更进一步。对于布局后阶段，你必须进行全功率-地提取。这是必须的。在这个时代，电路中的电压才是真正重要的。如果你试图设计一个1V的电路电源，并且你做了一个完美的设计和块级全模拟，然后你上升到下一个更高的级别，猜猜会发生什么？你的C4可能会在一个完全不同的点上。它会有如此多的IR压降，以至于当你看到那个电路时，它已经不是1V了。所以一定要在块级进行布局后验证，但你必须将EM和IR分析提前很多。通常在设计周期中，人们会先完成原理图、通过、布局、通过，然后在接近流片的时候进行EMIR分析。所以你会发现问题，然后这是一场争分夺秒的竞赛。你必须将EMIR分析提前到你的日程中，以确保你的电路电压是存在的，并且没有因为与设计师不拥有的另一个块的互连而出现问题。
Elhak：这是一个很好的观点。例如，电源分配网络（PDN）正在变得越来越大，因此更难simulate。但不仅仅如此。正如你所说，它不仅仅是电迁移和IR压降问题的来源。它实际上正在改变设计的行为。它是一个非常大的寄生网络，你甚至需要在电路功能中将其考虑在内。所以，它不仅仅是因为更大，我们需要simulate更长的时间。我们需要比过去更频繁地进行模拟。以前这是签核阶段的事情。“我会做我的电源完整性simulate。那就是我需要PDN的时候。”现在，它是设计的一部分，必须由设计来simulate。如何在存在大型PDN的情况下加速传统的瞬态模拟——并且与设计一起准确地完成，而不是像EMIR中通常那样采用两步法——是当今关键的技术变革。例如，你可以使用GPU来simulate PDN。所有这些技术都在加速simulate过程，这不仅仅是因为PDN更大了。PDN更大是一个给定的事实，因为寄生参数的数量和电路本身都更大了。但我们必须从一开始到签核都进行simulate。
Pujol：它仍然是布局驱动的设计。原理图虽然很好，但在很多情况下几乎没用。我们过去拥有的电压有一定的余量，但现在我们没有了这个余量。电压正在下降，你需要考虑到这一点。如果你只做原理图，那几乎就是死路一条。我们谈到了对优秀模拟设计师的需求。他们需要考虑到布局，考虑到它是如何构建的。如果你只有小的原理图，你将得到的东西与你最终得到的东西绝对不一样。缺少的东西之一是知识传递。我们有很多EDA工具，但没有知识传递工具。你没有一堆原理图或布局，然后你将它们节点对节点地移植。今天有很好的工具可以构建这种节点对节点的传递，并通过AI进行优化，但知识并没有传递。这会变得更糟。所以最后，当我们有更少的电压和延迟时，它会变得更复杂。在射频方面，我们已经处理这个问题多年了。射频工程师知道在原理图上放置东西时要避免什么，因为你会有耦合和所有这些问题。这是我们需要采取的相同方法。
Faisal：这是一个非常大的问题。我会将“知识传递”扩展到“经验传递”。我们对设计直觉的很多都来源于痛苦。它来源于在实验室和模拟不收敛的挣扎中。而我们拥有的自动化越多，就越远离真正的问题。因此，存在一个危险，即新一代工程师在社交媒体和自动化的世界中成长，他们相信一切，而在现实世界中，结果却截然不同。一旦你经历了一次芯片失败，你就会知道你的原理图simulation 实际上是在撒谎。其中一些是很难教授的。人们必须亲身经历。
Pujol：我们需要这样的环境来进行协同设计。如果没有知识传递，它就是一个黑盒。而上市时间不会增加，只会不断缩短。
