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编者按
最近，先进材料领域的许多合作者和研究人员撰写一篇有关低功耗技术发展得路线图。他们在低功耗计算这个大领域不断推动和开展前沿研究。从基础科学和应用的角度来看，我所介绍的内容都非常令人兴奋，而且有可能彻底改变我们的世界，尤其是从可持续发展的角度来看。要实现这一潜力，需要在基础科学领域以及将这些科学发现转化为实际应用方面进行大量新的创新。
撰文者表示，希望这篇文章（以及这份路线图）将有助于推动广大材料界开展更多的基础研究和转化研究。
引言
从广义的宏观系统角度开始讨论。微电子元件和系统是我们社会日益增长的支柱。计算设备已经渗透到我们日常生活的许多方面，例如，通过大量的消费电子系统，提供传感、驱动、通信、信息处理和存储。所有这些都建立在一个每年高达 5,700 亿美元的全球市场基础之上，而这个市场正以每年 15% 的速度稳步增长。一些新的全球现象的出现将极大地改变这一格局。首先是 “物联网”（IoT）3的概念，“物联网是由物理设备、车辆、家用电器和其他物品组成的网络，其中嵌入了电子设备、软件、传感器、执行器和连接功能，可将物理世界直接整合到基于计算机的系统中，从而提高效率，带来经济效益，并减少人力消耗 ”。同样，现代汽车也嵌入了许多传感和通信组件。例如，无人驾驶汽车虽然仍处于起步阶段，但有可能在二十年后成为我们生活中的日常用品。
第二个主要现象是机器学习（ML）/人工智能（AI）领域，它正在科技界掀起一场风暴。它利用大量的统计数据进行分析，反过来又为计算系统提供了 “学习 ”的能力，并在学习过程中把事情做得更好，这一点与正常人并无二致。虽然有多个科学学科在发挥作用，但与我们相关的是，微电子元件是这一领域的关键基础。
我们现在可以问这样一个问题：这些全球现象与微电子学，更重要的是与新材料有什么关系？或者换一种说法，材料物理学能为即将到来的范式转变做些什么？从这个角度来看，我们现在需要审视一下五十多年来一直推动微电子领域发展的基本技术经济框架。这就是众所周知的 “摩尔定律”，它通过基于 CMOS 的晶体管的扩展来支撑微电子领域（图 1）。概括地说，该定律规定晶体管的临界尺寸每 18-24 个月缩小 50%。CMOS 晶体管在诞生之初是 “宏观 ”的，临界尺寸远远超过 1 μm。
1974 年，人们提出了在恒定功率密度下缩小这种晶体管的方法 ，并在随后的 30 多年中一直沿用。然而，目前这种所谓的 “戴纳缩放 ”已不再具有可持续性，而现代晶体管的临界尺寸正迅速接近 10 纳米以下的尺度，在这一点上，基础科学（即经典电子动力学）已不足以充分理解晶体管的运行，而日益复杂的制造问题也必须得到解决。在过去的 5-8 年中，越来越多的人意识到，必须在计算能效方面有所作为。
在现代技术专家必须解决的众多问题中，我们在此强调的问题有可能从可持续发展的角度来看影响最大，即能源问题。在当今的 CMOS 晶体管中，每次逻辑运算所消耗的能量大约为 50-100 pJ/逻辑运算（注意，这个实际数字可能会有争议，但消耗的能量仍然大约为 pJ/运算）。为了便于讨论，我们假设这一数字不会很快发生变化，但与此同时，物联网和人工智能/移动终端对微电子元件的需求和消耗将呈指数级增长。
因此，可以想象，到 2030 年，所有微电子领域的总能耗可能会增长到一次能源的 25%。目前，这一比例约为 5%-7%，因此并不值得高度关注，尤其是与建筑等领域相比，这些领域的能耗占总能耗的 38%，或与交通领域相比，这些领域的能耗占总能耗的 24%（此处提到的分数是美国的分数）。如果微电子消耗的能源占一次能源的 25%，那么它将成为全球能源消耗的一个重要组成部分，因此也值得从能源效率的角度加以关注。因此，这三个全球现象，即物联网和人工智能/移动终端的出现以及摩尔定律的终结（包括微电子的尺寸限制和总能耗等方面），进而构成了我们讨论的背景，我们要问：我们能用新材料物理学做些什么？
CMOS 晶体管中电子电荷的微观行为受波尔兹曼分布的支配[图 3(a) 和 3(b)]15。快速分析表明，电流随电压呈指数变化，其斜率为 60 mV/decade，称为 “波尔兹曼暴政 ”，因为波尔兹曼物理学是强加在实际器件功能上的。在实际晶体管中，这一电压斜率通常更大。这一基本行为是晶体管性能的核心，包括晶体管工作过程中所需的电压和消耗的能量。近年来，人们意识到需要解决玻尔兹曼僭主现象，因此需要新的材料和材料现象。
一种建议的途径是使用表现出金属到绝缘体转变的材料，如相关电子系统中的材料。在理想条件下，金属到绝缘体的转变可以非常突然。另一种关键的实现方法主要是通过在波尔兹曼分布（图 3(c) 和 3(d)）中插入额外的内部相互作用能量，将大量量子材料确定为克服这一缺陷的可能候选材料。例如，这可能是铁磁体中的交换相互作用或铁电体中的偶极相互作用。在最简单的形式中，这种相互作用可以用哈密顿中的一个附加项来表示，它代表了磁体的交换相互作用能，即 Eex = -J - S1 - S2，其中 J 是交换积分，S1 和 S2 是两个相邻的自旋（或者在铁电体中是相应的偶极能）。这个项就是玻尔兹曼分布函数的关键成分，它改变了能量分布。简单地说，交换能（或铁电中的偶极能）使自旋（或偶极子）集体对齐，而无需外部能量源。因此，如果能将自旋或自发偶极子作为 CMOS 器件的主要阶次参数，而不仅仅是电子电荷，就可以利用这种内部集体阶次来降低能耗。
事实上，这正是最近提出的两项建议的前提，其中讨论了一种可能的磁电自旋轨道（MESO）耦合存储-逻辑器件的基本原理。虽然这种设备的许多部分都需要进一步详细研究和创新，但我们将重点关注先进材料和电场控制磁性的一个方面。
台积电的低功耗路线图思考
1
概述
要实现计算性能的可持续增长和信息技术与通信（ICT）产品功能的扩展，就必须提高器件、系统、架构、算法和软件以及信息表示和处理方面的基础技术的能效。要缩小现有硅纳米技术与未来超大规模集成电路之间的差距，就必须在器件和互连结构方面进行创新，从而以更低的功耗实现更高的集成密度、更高的性能和跨代的功能。如图 4 所示，计算能力的持续增长需要大幅提高能效，才能实现可持续发展，该图改编自 SRC-SIA 的半导体十年计划。提高认知能力是下一代人工智能的关键；如图 5 所示，无论在哪个应用领域，在降低功耗的同时提高认知能力都至关重要。要想实现必要的能效，就必须在各个层面进行创新，从基本技术结构和构件到系统架构和算法，包括新的信息表示和处理形式。硅基 CMOS 技术的研发工作不断提高能效、性能、密度、可靠性和成本的标准，探索性器件、互连和新型集成概念必须满足这些标准，才能产生有影响力的技术价值。本节讨论新兴晶体管、存储器和互连结构。它强调了开放的研究领域、研究中必要的指标完整性以及相关的建模挑战，以确定最先进技术预计发展路径之外的可行替代方案。
图4：要实现计算能力的可持续增长，就必须不断进行技术创新，以满足必要的能效要求。
2
晶体管
电源扩展是提高各代产品能效的关键因素，电容则是另一个关键因素。如图 6 所示，给定速度目标的最佳额定工作电压（最小值）左侧受漏功率限制，右侧受有功功率限制。如图 7 所示，为了在降低功耗的同时保持或提高开关速度，需要传输性能明显优于硅的材料。锗就是这样一种候选材料，在解决诸如可靠和可扩展的 CMOS 栅极电介质和 n 型掺杂等关键挑战方面的研究工作取得了重大进展。与目前的鳍式场效应晶体管相比，叠层全栅极沟道等晶体管结构将实现更好的静电控制/更陡峭的次阈值斜率，从而显著降低最低工作电压，如图 8 所示。
图6：电源扩展是实现跨代功率扩展和能效提升的关键因素
图7：传输特性明显改善的沟道材料是提高驱动强度和电路速度的关键，同时还能扩展电源。
图8：堆叠式全栅极沟道结构，使 VDD 扩展能力超过 Fin-FET 。
对过渡金属二钙钛矿 (TMD)、扶手石墨烯纳米带 (aGNR)4041 或半导体碳纳米管 (CNT)等低维材料的探索工作，旨在证明它们在较低工作电压下具有比硅基最先进逻辑晶体管更高性能的潜力，以及它们的预期发展路径；关键指标包括 CMOS 能力、单位面积驱动电流、离态漏电、寄生电容减小和可靠性等。
器件级沟道材料的合成继续取得重大的根本性进展。Wang 等人通过铁催化 CVD 生长碳纳米管，并通过电场调节半导体碳纳米管的成核能量（电再成核），为合成高纯度半导体碳纳米管阵列开辟了一条可行的道路，如图 9 所示，该图改编自文献 。还需要进一步的工作来证明高纯度阵列（金属 CNT 含量≪1 ppm 的阵列），同时支持阵列内的高密度（5 nm 以下间距）半导体 CNT。与此同时，从单体前驱体自下而上合成石墨烯纳米带的 GNR 技术也在不断进步，如参考文献所示，该技术不仅展示了沿生长方向均匀宽度的带状石墨烯，而且还证明了可以产生纳米带异质结构的概念，如图 10 所示。自下而上合成 a-GNR 为获得具有原子级平滑边缘的单分散带提供了途径，而这是支持基于 a-GNR 的逻辑晶体管的高性能潜力所必需的特性。尽管目前的方法足以验证单个晶体管级的传输特性，但仍需进一步开展基础研究，以持续生产足够长的色带（>100 nm），防止色带边缘缺陷，并构思和验证色带在基底阵列中的规则放置和取向。
图9：通过引入电再成核概念，铁催化的碳纳米管化学气相沉积生长在合成高纯度定向半导体碳纳米管阵列方面取得了重大进展。
图10：从单体前驱体自下而上合成石墨烯纳米带，为探索其在逻辑高性能低压晶体管中的应用开辟了道路。
低电阻触点对于发挥基于这些新型沟道材料的新型晶体管的性能潜力至关重要。图 11 和图 12 分别展示了迄今为止二维 TMD 和 CNT 沟道接触的一些最佳结果。低电阻触点（尤其是 n 型）以及在标准 CMOS 加工热预算和标准工作条件要求下的热稳定性，仍然是这些和其他新型沟道材料触点需要解决的突出基础研究挑战。
图11：图表改编自参考文献。尽管有报道称二维 TMD 沟道的接触电阻有所改善，但稳定且与 CMOS 兼容的低电阻接触仍有待充分验证。
图12：图表改编自参考文献。尽管有报道称二维 TMD 沟道的接触电阻有所改善，但稳定且与 CMOS 兼容的低电阻接触仍有待充分验证。
器件级 CNT、a-GNR 或二维 TMD 沟道材料表面的非反应性限制了相应栅极电介质或中间层的物理吸附的形成。这一工艺要求似乎是保持载流子传输特性的关键，这些特性使这些材料成为硅基沟道之外的潜在替代品。以这种方式生产的带有 ALD 层间电介质的顶栅 CNT 已证明在栅极长度达到 15 nm 时能支持约 65 mV/dec 的良好次阈值斜率42。
尽管晶体管探索工作取得了进展，但要确定硅基 CMOS 晶体管的真正平台可行替代品，仍然需要在晶体管关键指标方面开展全面的理论和实验基础工作。全面、具有预测性的基本传输模型仍是当务之急，这些模型能够真实地预测导通和非导通能力，包括热稳定和机械稳定的低电阻触点。此外，关键是通过多尺度建模，缩短新材料合成和加工概念的基本筛选周转时间（TAT）。
3
存储器元件
图 13 显示了计算系统中具有代表性的计算存储器层次结构。存储器层次结构中每一级的新兴存储器件都必须在关键指标上优于现有技术，才能被视为有前途的替代品。这些关键指标包括密度、能效、速度、耐用性、保持性、环境鲁棒性、可控性以及作为成本/位代理的复杂性。自旋-轨道力矩 MRAM（SOT-MRAM）具有足够快的写入速度和固有的耐用性，使其成为标准 6T-SRAM 存储单元的潜在替代品。图 14 所示的面内（磁化）Y 型 SOT-MRAM 单元利用磁隧道结栈的形状各向异性，在相对较低的写入电流下实现无磁场写入操作。然而，Y 型 SOT-MRAM 单元尺寸的可扩展性是一个基本挑战，主要与形状各向异性的要求有关。因此，积极的研究方向仍然是实现垂直 SOT-MRAM 单元的无磁场和低写入电流操作，特别是确定和展示具有高自旋产生和自旋注入相关 MTJ 单元堆栈效率的材料，这对于实现显著低于最先进的高密度 SRAM 单元的写入电流，同时支持严格的写入错误率和磁抗扰度要求至关重要。铁电存储器因其高密度和高能效潜力也是积极研究的对象；如图 15 所示，最近有报道称在理解和解决耐用性问题方面取得了进展。
图13：存储器层次结构和关键研究指标。
图14 ：SOT-MRAM Y 型和 Z 型单元可支持快速无磁场操作。低写入电流密度、磁抗扰度、写入速度和误码率仍具有挑战性。
图15：对高耐久性铁电存储单元的基本认识和方法已取得进展。
新兴的存储器研究和开发需要不断提高建模能力，以便对设计空间进行准确、预测性和快速的 TAT 映射，包括工艺变异性、误码率、保持率和耐用性指标，这些指标与功耗-性能-面积（PPA）指标一起，是在存储器层次结构中确定替代存储器单元的关键。
4
互连结构
通孔、通孔线接口和线路的电阻是对先进节点中可实现的芯片级性能和能效的持续挑战。如图 16（左图）所示，寻找能将电阻降低 2 倍或更多的材料是一项重要的技术挑战，但一旦成功，就有望在相应的起始节点上实现显著的功耗性能优势。芯片间数据移动（如外部存储器和处理单元之间的数据移动）也是提升系统级性能和能效的一个重要机遇领域。如图 17 所示，可扩展的三维互连结构可实现越来越高的片内和跨片连接密度，将有助于更密集的 VLSI 系统支持极高的存储器带宽。
图 16：除了元素互连解决方案之外，我们还在继续寻找新材料，目标是将通孔和线路电阻降低 2 倍或更多，从而在初始节点上实现显著的芯片级功率性能优势。
图 17：三维芯片堆叠集成到 2D/2.5D 高级封装中，实现了系统级性能、功耗、外形尺寸和功能的综合优势。
5
结束语
性能、功能和密度不断提高的系统，需要从软件到工艺技术进行越来越多的节能创新。探索性器件和互连技术不断取得重大进展。然而，要实现概念验证，达到一整套关键指标，证明其潜力超过最先进的硅基演进途径，仍然存在挑战。为此，实验工作与强大的计算建模框架相辅相成，通过在相关设计空间映射全面的关键指标集，仍然是高效和有效的研究和寻路的当务之急。
图 18：MESO 逻辑方案：（左）单端67 和（右）差分70。
图 19：COMET 逻辑器件和非易失性触发器的方案。
图 20：AFSOR 逻辑器件方案。
图 21：SOTFET 逻辑器件示意图。
图 22：ME 驱动的自旋波器件示意图......
图 23：经 C. Pan 和 A. Naeemi 授权转载，IEEE J. Explor. Solid-State Comput. Devices Circuits 3, 101-110 (2017). 2017 IEEE 版权所有。各种基于电荷和自旋器件的 32 位 ALU 的能量与延迟。器件标签请参见原始论文。红星表示首选角。
图 24：基于 CMOS（蓝色）、TFET（红色）、FEFET（橙色）和 MESO（绿色）器件的 ALU 在一系列电压下单次运行的能量与延迟基准（标注在相应点的旁边）。
来源：半导体行业观察
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