台积电2nm成本太高苹果等都用不起了？

科技 2025-01-06 18:35 广东

近日，苹果被迫推迟了在iPhone 17系列中应用台积电2nm芯片的计划，可能将其推迟至2026年用于iPhone 18系列。据传导致这一决定的主要原因是因2nm工艺的成本过高，每片硅晶圆的报价高达3万美元，且良率为60%导致成本居高不下，而目前3nm晶圆的价格大约在1.85万至2万美元之间，看来2nm工艺晶圆成本涨价很多。

与此同时，联发科也因成本和产能考虑，推迟了其天玑9500芯片采用台积电2nm工艺的计划。根据韩媒的报道，联发科选择使用台积电的N3P工艺来制造该芯片，预计将于今年末至明年初亮相。

此外，英伟达和高通也在考虑将部分订单转向三星电子的2nm工艺。据悉，三星电子预计将在今年第一季度开始试产2nm芯片，此前已经从台积电手中抢走了日本AI初创公司Preferred Networks的订单，并正在与英伟达和高通合作测试2nm工艺。不过三星现在的2nm芯片良率不及台积电，且三星过去在高端制程上的平平表现也构成了很多公司的担忧。

台积电2nm最新进展：

综合各种信息，台积电计划在2025年下半年开始N2工艺的量产。此前，台积电在2024年12月的IEEE国际电子器件会议上表示，其2nm工艺节点的开发进展顺利。

台积电在台湾省新竹宝山工厂的2nm工艺试产已经取得了显著成果，良率达到了60%，超出了公司内部的预期。批量生产芯片的代工厂通常需要70%甚至更高的良率才能保证效率，台积电目前的进展表明，在2nm工艺大规模量产之前，公司有足够的时间将良率提升至量产标准。

台积电2nm技术特点

晶体管架构：N2工艺采用全新的栅极全能（GAAFET）纳米片晶体管，相比传统的FinFET晶体管，具有更低的漏电流（因为栅极存在于通道的四面），并能够调整通道宽度以提高性能或降低功耗。这种纳米片晶体管允许设计人员调整通道宽度以平衡性能和功率效率。

设计技术协同优化（DTCO）：N2增加了N2 NanoFlex DTCO，使设计人员能够开发面积最小、功率效率更高的单元，或优化性能最高的单元。N2 NanoFlex技术允许芯片设计人员混合和匹配来自不同库的单元，可以优化沟道宽度以提高性能和功率，然后构建短单元（以提高面积和功率效率）或高单元（以提高15%的性能）。

电压阈值电平：该技术还包括六个电压阈值电平（6-Vt），跨越200mV范围，使用台积电第三代基于n型和p型偶极子的偶极子集成实现。

其他工艺创新:N2采用了全新的中段（MoL）、后段（BEOL）和远后段BEOL布线，以降低20%的电阻并提高性能效率。N2的MoL现在使用无障碍钨线，这将垂直栅极接触（VG）电阻降低了55%，并将环形振荡器的频率提高了约6.2%。

2nm性能与能效提升

与N3E工艺相比，N2工艺在相同功率下性能可提高10%到15%，或在相同频率和复杂度下功耗可降低25%到30%。此外，N2工艺的n型和p型纳米片晶体管的I/CV速度分别提高了约70%和110%。

此外，N2工艺承诺在相同电压下降低24%至35%的功耗。其N2纳米片晶体管在低供电电压范围内（0.5V到0.6V）的性能每瓦明显更好，其中工艺和设备优化使时钟速度提高了约20%，在0.5V操作时待机功耗降低了约75%。

N2工艺的晶体管密度比先前的3纳米工艺高1.15倍。此外，台积电还实现了约38Mb/mm²的2nm SRAM密度记录。

虽然几家消费电子巨头在2nm工艺上犹豫不决，不过未来估计算力芯片将会采用2nm工艺，毕竟算力芯片需要工艺来大幅度提升能效。（综合互联网信息编辑）

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张国斌

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