1.你在项目后期辛辛苦苦的修timing,费了好大的力气还是修不干净，又快到项目signoff节点，于是乎你找给sdc的人讨论，问能不能放这些违例，结果他确认后，说这些违例过约了。
2.还有那些special check漏约或者约错的，异步不约搞成同步，muti-cycle,disable等的漏约，这些在timing signoff或者后仿检查出来还好，要是检查不出来……
3.pr过程中不打电源，把sta跑完了发现timing 问题不大，结果在电源分析的时候，发现分析不到instance IR。
4.有时为了很好的隔离噪声，会做一些ring做隔离，结果ring的电位没接好，测试时发生了latchup。
5.还有一些特殊的信号pin或者电源pin接错或者不接就去流片的，测试成了砖(电源和地接反)或者局部工作不起来。
6.还有一些pin没有按照要求接，比如ndr，加sheilding,或者一定单位内不能放cell,IR不满足(level shift第二电源），测试性能不能达到要求。
7.买了第三方IP,merge 完gds发现IP内部有drc。
8.大芯片没有做clock mesh或者H-tree,后期block之间的timing搞不定。
9.买的第三方IP有小bug,人家在最新版本已经改了，但是你流片时用的却不是人家最新版本的数据。
10.Clamp Cell加的不好，HBM、CDM测试不过。
11.自己调了好多版tree,skew、latency还是不满足要求，后来发现高手操作很多mux,gating需要手动摆到一定的位置。
12.拿了一个没有带延时信息的波形跑IR,发现IR特别大(信号会同时翻转），怎么修都修不掉。
13.外包公司做的后端，结果一跑功耗，发现高温高压快工艺下leakage power占比90%多，这些做项目的人就把ulvt疯狂用，如果甲方不知道，就被欺负了，芯片最终就是为“发热”而生。
14.项目后端都做完了，结果前端设计觉得架构有问题，推到重来。
15.流片回来测试发现是块砖，检查给foundry 的gds发现少了一层。
以上故事是小编经历过或者听到过的奇葩故事。发现那些致命的错误，往往是因为flow不够规范或者最终的checklist不够完整导致，所以flow规范性和checklist的完备性在芯片设计中至关重要，这也是大公司很大的优势。
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