Output Delay: Falling Clock Edge
我们在这里使用
set_output_delay -max 2 -clock CLK [get_ports Output1]
约束output delay。
综合工具假设数据是由外部逻辑中的上升沿触发的触发器采样的，上面的约束setup分析的最大输出延迟为2ns。
但是，如果数据被下降沿触发的触发器采样，那么我们必须修改约束，以便综合工具可以意识到这一点。在这里，我们还必须包含一个带有clock_fall选项。
考虑上图所示的示例；FF-3的setup时间为0.4ns，与combo logic-4相关的最大延迟为1.6ns。如图所示，FF-3是一个下降沿触发的触发器。因此，为了约束output delay，我们必须使用-
create_clock -period 5 [get_ports CLK]
set_output_delay -max 2 -clock CLK -clock_fall [get_ports Output1]
Output Delay: Multiple Output Paths
