高速ADC基础知识概览

本文将为大家介绍高速ADC的核心理论与相关知识，涵盖采样理论、数据手册中的关键性能指标、ADC的选型准则与评估方法，并对时钟抖动等常见的系统级问题进行深入分析。此外，我们还会探讨一些用户常用的性能提升方法，比如交织、平均和抖动（dithering）技术。

1. 引言
基本的ADC框图和术语如下图所示：

随着数字信号处理和电路速度的提升，以及系统对灵敏度等要求的不断提高，高速高精度的ADC（模数转换器）和DAC（数模转换器）的性能指标变得愈发重要。以雷达和卫星通信为例，所需的信号带宽已超过2 GHz，而未来的5G移动通信技术在毫米波频段的应用中，信号带宽也可能会达到甚至超过这一水平。虽然在某些应用场景（如线性调频雷达）可以通过频段拼接来实现更高带宽，但这种方法较为复杂，并对通信和其他复杂调制信号的传输存在诸多限制。

根据奈奎斯特采样定律，采样率必须至少是信号带宽的2倍。为了支持灵活的通信制式、相控阵或大规模MIMO波束赋形，现代收发机模块越来越多地采用数字中频直接采样，这对高速ADC和DAC芯片的性能提出了更高要求。下图展示了一个典型的全数字雷达收发机模块结构：

高速 ADC/DAC 在现代全数字雷达中的应用

在现代全数字雷达系统中，ADC/DAC芯片扮演着模拟与数字信号转换的关键角色。信号一旦被转换为数字形式，就能通过软件算法进行处理和补偿，而这通常不会带来额外的噪声或失真。因此，推动ADC/DAC芯片前移、实现全数字化处理，已成为当前通信和雷达技术发展的主要趋势。

随着全数字化的进程加快，ADC/DAC芯片需要处理越来越高频率和带宽的信号。在模拟信号向数字信号的转换过程中，任何噪声或失真都难以补偿，且会严重影响系统的整体性能。因此，ADC/DAC芯片在高频信号采样和生成中的性能，对系统的最终指标至关重要。

在一些专用领域，ADC/DAC的采样率已经达到了极高的水平。例如，Fujitsu公司提供的IP核支持110G~130GHz的频率，Keysight公司则在高精度示波器中使用了单片40GHz采样率、10位的ADC芯片，以及在高带宽任意波形发生器中采用了92GHz采样率、8位的DAC芯片。这类专用芯片通常用于光通信和高端仪表等特殊领域，市面上较难获取。

在商用领域，许多ADC/DAC芯片的采样率也已突破GHz级。例如，TI公司的ADC 12J4000具有4GHz采样率和12位分辨率，ADI公司的AD9129则具备5.6GHz采样率和14位分辨率。高速ADC需要具备足够高的采样率来捕捉高带宽的信号，同时还要有足够的分辨率以精确检测细微变化，这对芯片的设计提出了极高的要求。

随着 ADC/DAC 的采样率的提高，高速 ADC/DAC 的数字侧的接口技术也在发生着比较大的变化。

• 低速串行接口：对于较低速的ADC/DAC芯片，常采用I2C或SPI等低速串行总线来传输数字信号。这些总线的传输速度通常在10Mbps以下，因此适用于采样率在MHz以下的芯片。这类接口的优点是占用的线少，但由于速度较低，无法支持高采样率的应用。

• 并行LVCMOS或LVDS接口：对于采样率达到几MHz甚至几百MHz的芯片，通常会采用并行传输方式。每一位分辨率对应一条数据线，例如14位的ADC就需要14根数据线，加上一条时钟线进行传输。并行接口的优势是时序设计相对简单，但缺点是占用大量芯片引脚和布线资源。

• JESD204B串行接口：当采样率更高时，并行接口的布线变得困难，占用的空间也很大。因此，许多高速ADC/DAC芯片现在采用JESD204B串行接口。JESD204B将多位数据通过一对或几对差分线传输，利用成熟的SerDes技术（串行-解串行），数据以帧形式传输，每对差分线可以独立实现最高12.5Gbps的传输速率。这种接口不仅减少了布线需求，还能通过预加重和均衡技术实现远距离传输，甚至可以将数据直接调制到光纤上。同时，它还能灵活适应不同采样率和分辨率的芯片，方便系统升级。

ADC 的主要性能指标分为静态和动态两部分：

主要静态指标：

• Differential Non-Linearity (DNL)

• Integral Non-Linearity (INL)

• Offset Error

主要动态指标：

• Total harmonic distortion (THD)

• Signal-to-noise plus distortion (SINAD)

• Effective Number of Bits (ENOB)

• Signal-to-noise ratio (SNR)

• Spurious free dynamic range (SFDR)

为了验证ADC的各项性能指标，常见的测试方法有很多。最常用的一种方法是给ADC输入一个理想的正弦波信号，然后对ADC采样后的数据进行采集和分析。通过这种方式，可以评估ADC的性能。测试过程中通常需要多台仪器的配合，并通过软件对采集的数据进行进一步的分析处理。下图展示了常用的ADC性能测试流程

静态指标通过对正弦波的采样数据进行幅度分布的直方图统计来计算。理想情况下，正弦波的幅度分布应该呈现出一个标准形状（如下图左所示），但由于ADC的非线性、噪声等影响，实际分布可能偏离理想形状（如下图右所示）。通过比较实际直方图与理想直方图的差异，可以推导出ADC的静态参数

以下是 DNL 和 INL 的计算公式：

动态指标是通过对正弦波的采样数据进行FFT频谱分析来评估的。理想情况下，正弦波经ADC采样后进行频谱分析，应该只显示主信号。然而，受ADC芯片的噪声、失真等影响，频谱上会出现额外的噪声、谐波和杂散信号（如下图所示）。通过对这些杂散成分的分析和计算，可以得出ADC的动态性能指标。

通过 FFT 频谱分析测试动态参数

下面是动态参数的计算公式：

对于用于生成被测信号和采样时钟的信号发生器来说，时间抖动（或相位噪声）的性能至关重要。如果采样时钟的抖动过大，会导致采样位置出现偏差，而这种偏差会引发采样幅度的误差，从而产生额外的噪声，最终影响信噪比（SNR）的测试结果。

2. 频谱性能术语
SNR：信噪比，是指基频功率与除去直流及前5次谐波的噪底功率之比，有些数据手册可能是要除掉前9次谐波。基频也叫信号或者载波。SNR的单位是dBc（当用基频的绝对作参考时）；或者dBFS。
SFDR：无杂散动态范围。SFDR是基频功率与最高的杂散功率之比。
THD：总谐波失真。THD是基频功率与前5次谐波功率之比。THD在单位通常是dBc。与SNR类似，有的数据手册可能取前9次谐波来计算THD。
SINAD：信号噪声与失真。SINAD的单位可能是dBc或者dBFS。
ENOB：有效位数。

理想SNR=6.02*n+1.76，当n=ENOB时，理想SNR=SNR。对于理想ADC而言，由于没有谐波，其SINAD=SNR。
例如，设计师需要一个SINAD为75dB的ADC，则ENOB=(75-1.76)/6.02=12.2bits，那么至少要选14位甚至16位的ADC才能满足要求。
3. 奈奎斯特、混叠、欠采样、过采样和带宽

奈奎斯特采样定理告诉我们，采样时钟的频率至少要是输入模拟信号频率的两倍，才能避免信息丢失。基于此，采样方式可以分为过采样和欠采样。

• 过采样：当采样频率（FS）大于信号频率的两倍（FIN < FS/2）时，称为过采样，FS/2即为奈奎斯特频率。

• 欠采样：如果信号频率大于奈奎斯特频率，就会出现欠采样，导致信号混叠（aliasing）。

• 虽然混叠在大多数情况下是不理想的，但在某些应用中，它反而有助于将高频信号映射到低频范围，从而省去外部混频器，降低系统功耗和成本。不过，这需要对频率规划和ADC的选择进行精确设计。

从图中可以看出，选择ADC时需要考虑以下两点：

• A：ADC的设计必须能够满足预期的频率规划。

• B：输入模拟信号的带宽要小于ADC的奈奎斯特频率。

此外，ADC的带宽也需要满足输入信号的频率需求，以确保系统的整体性能。

4.ADC管脚接口

一般来说，ADC包括以下6种接口：

• 模拟输入

• 参考/共模模式

• 时钟输入

• 数字输出

• 电源

• GND
  4.1模拟输入
  高速ADC大多采用差分输入，即输入信号为180度反相的两个信号组合在一起。相比单端输入，差分输入可以有效消除共模噪声，显著提升ADC的抗噪性能。此外，差分输入还降低了偶次谐波失真。这是因为180度的相位偏移会使偶次谐波发生倍数相移（如2x180度，4x180度），从而减少其影响，具体如下图所示。

  
  

与单端信号相比，差分信号的幅度只有等效单端信号的一半，因此其谐波性能更为优越。由于信号幅度较小，差分信号为ADC提供了更大的动态裕量。这种额外的裕量使得ADC能够更好地保持在线性工作区域内，降低因非线性效应而产生的谐波失真。具体效果如下图所示 。

下图所示为双变压器ADC输入接口，变压器用于将单端信号转换成差分信号。

单个变压器可能会存在轻微的不匹配，进而产生偶次谐波。为减少这些谐波，第二级变压器通常被用来校正不匹配问题，从而降低偶次谐波的影响。在处理高频信号时，采用变压器可以显著提升性能，但对于基带或低频信号，运算放大器（运放）通常用作驱动ADC输入的方式，以确保更好的信号匹配。
4.2参考/共模模式
在ADC中，参考电压和共模电压各自承担不同的功能。虽然有些ADC设计中，这两个电压的电平相同，甚至某些情况下它们可能共用同一个管脚，但它们的作用并不相同，这有时会引发混淆。
参考电压：决定了ADC的动态范围，是影响信号采集精度的关键因素。通常在ADC数据手册中，可以查到参考电压和动态范围之间的具体关系。

• 内部生成：某些ADC配有VCM管脚，输出由内部生成的共模电压。
• 与参考电压相同：在某些设计中，VREF和VCM的电平相同，因此可以用VREF来生成VCM。
• 外部提供：设计者也可以选择外部产生VCM。

4.3时钟输入/抖动


• 高速ADC通常采用

差分时钟输入

• ，而时钟抖动和时钟信号的斜率是影响ADC信噪比（SNR）的重要因素。时钟抖动对SNR的影响可以通过以下公式和图示进行分析：

1. 理想情况下，时钟频率并不直接影响SNR。只要时钟频率在ADC的设计范围内（如建立时间、保持时间或模拟信号的建立时间），SNR的下降通常不会直接由频率引起。

2. 抖动对高频信号的影响较大。当输入信号的频率增加，时钟抖动的误差影响更明显，SNR会随之下降。这意味着高速ADC的SNR对时钟抖动的敏感性随着输入信号频率的提升而显著增加。

3. 随机噪声与确定性误差：如果时钟信号上存在随机噪声，噪声将在频谱图上表现出来。而如果时钟上存在确定性误差信号，它将与ADC输入信号混合，在频谱图中表现为杂散信号。

设计时需要特别关注以下两点：

• ADC的孔径延迟（aperture delay）：这影响了每次采样的时间精度。

• 外部时钟的抖动：外部时钟的不稳定性直接影响ADC的采样准确性。时钟抖动与孔径延迟共同作用，影响采样误差和最终的SNR。

  
  


设计实例：


• 设计需求如下：




• SNR=75dB




• FIN=75MHz




• 客户选定的ADC其孔径抖动=80fs




• 为了满足客户的SNR需求，客户应用所能容忍的最大抖动是多少？




• A：

• 用公式3求解抖动

• B：用公式4求解外部时钟抖动

因此，外部输入时钟抖动必须小于397fs。



• 下图展示了慢时钟沿导致较大的孔径抖动的情形。

• 对于正弦时钟，增大时钟幅度可以改善孔径抖动进而提高ADC的SNR。

• 正弦波幅度与SNR的关系如下图所示：

那么问题来了，在为ADC选择时钟信号时，为什么不直接使用方波时钟，而要考虑正弦波？其实，方波时钟确实是一个可行的选择，但设计者需要在正弦波与方波之间做出多方面的权衡：

1. 低抖动与频率范围的折衷
   方波时钟虽能提供明确的上升沿，但要实现低抖动却需要在时钟频率范围和噪声性能上做妥协。为了提高ADC时钟的相位噪声性能（即减少抖动），通常采用窄带SAW或晶体滤波器对时钟信号进行处理。经过滤波，时钟信号会变成低抖动的正弦波，可直接用于ADC。然而，滤波器的带宽会限制时钟的频率范围，这在某些应用中可能成为限制因素。

   为了克服这一局限，市场上有一些专门的时钟抖动清除和分配芯片，这类芯片不仅具备出色的相位噪声性能，还能输出方波，同时支持较宽的频率范围。因此，在某些系统中，使用这种方波输出的时钟芯片，可以满足性能需求而无需额外的滤波器。

2. 信号完整性方面的折衷
   方波信号相比正弦波，包含了大量的高频谐波分量，这使得信号在传输过程中更容易出现反射和对其他电路的干扰。这些高频分量增加了电路设计的复杂性，特别是在高速和高频应用中，方波信号会带来更多的信号完整性问题。因此，尽管方波时钟上升沿更陡峭，能够减少时钟抖动，但其高频成分可能影响电路的整体性能。

4.4实验评估

在ADC的实验评估中，软件评估主要依赖于FFT分析。由于其高速和准确性，FFT是时域信号转换为频域信号的优秀工具。

为了正确使用FFT，需要理解几个关键概念：一致性、加窗和频谱泄漏。若未正确选择窗口，容易导致频谱泄漏，影响评估结果。下图展示了加窗与频谱泄漏的关系。

在某些设计中，可能会遇到非整数个周期的情况，这时使用常规的FFT分析会因频谱泄漏而产生误差。

为了解决这个问题，可以使用布莱克曼窗或傅利叶分析，这些方法能够处理非整数周期的信号。

不过，它们会增加计算时间，并且可能对噪底和频率响应引入少量误差。

FFT一致性定义如下：

1. M为奇整数：选择奇整数M是为了避免频谱泄漏，同时确保M和N之间的关系符合其他规则。
2. N为2的幂：FFT的点数N必须是2的幂（如4096、8192、16384、32768或65536）。选择N时，需要在计算时间和测量精度之间找到平衡。
3. M和N互质：M和N必须是互质的，以确保采集的样本不会重复。由于FFT的特性，重复样本增加了计算负担但不会提供更多有效信息。由于N是2的幂，选择M为奇数可以确保M和N互质。

规则4：分辨率要求
输入信号的最小分辨率要求（例如10Hz）必须小于或等于FFT的频率分辨率。如果分辨率设置过低，会导致采集到非整数个周期，从而引发频谱泄漏。

设计实例：假设需求如下：

• 输入频率（Fin）：70 MHz

• 采样频率（Fs）：125 MSPS

• 分辨率：1 Hz

计算步骤：

1. 选择N值：取N=8192，计算M：

M=NFin/Fs=4587.52

2.计算新的Fs：为了确保分辨率为1 Hz，需要重新计算采样频率Fs：

X=Fs/N=125M/8192=15258.789

取整为Xnew=15258X_{\text{new}} = 15258。

新的Fs：XnewN=152588192=124.993536Msps

（3）计算新的Fin

硬件要求：

1. 时钟源：必须满足所需的抖动要求，并通过带通滤波器（BPF）滤除窄带和宽带噪声。

2. 模拟输入源：需要达到噪声和谐波的要求，使用BPF滤除不必要的噪声和谐波。

3. 数据采集仪：应具有足够的速度和存储容量，以支持FFT处理。

• 典型的ADC实验设置如下图所示：

5.交织采样
对于追求极限SNR和采样速度的高端应用，当现有的ADC无法满足需求时，交织采样是一种有效的解决方案。下图所示为ADC交织采样：

两个ADC的模拟输入并联连接，采样时钟相差180度，从而实现采样速度翻倍。这种方法带来两个主要好处：首先，提高了采样信号的带宽；其次，交织采样使得噪声在更宽的带宽上分布，从而降低噪声底（SNR）约3dB，如下图所示。

单片ADC噪底计算公式如下：

当多片ADC交织时，噪底计算公式如下：

使用两片或更多ADC进行交织采样也带来了额外的设计挑战。ADC之间的DC偏移差异可能导致特定频率的频谱分量。增益差异、非线性误差（INL）和时钟相位误差则可能在时钟和模拟输入的混频处引入额外的频谱分量。

从上图可见，即使ADC的误差较小，仍会产生显著的杂散响应。设计者需要引入温度补偿校正的模拟或数字滤波器，以有效滤除这些杂散。
6.ADC取平均
提高单片ADC SNR的另一种方法是对多片ADC取平均。使用两片ADC取平均，可以将SNR提升3 dB。

如前所述，孔径时钟抖动是非相关噪声源。假定所有ADC具有相同且随机的孔径时钟抖动，下式可用于计算系统所能容忍的最大外部时钟抖动：

7.抖动（Dithering）
ADC的误差往往是确定性和系统性的，并且具有重复性。为了减少这些误差，可以添加低量级的随机噪声，这一过程称为抖动（Dithering）。通过引入抖动，可以改善ADC的失真，从而提高测量精度。

Dithering的要点如下：

• 降低谐波：Dithering可以有效降低谐波水平，但可能会增加噪底。

• 影响因素：谐波性能的改善与信号的类型和幅度有关，有时可能不会有所改善。

• 噪声管理：为了最小化SNR的恶化，某些Dithering技术需要在电路中引入随机噪声，并在后续步骤中去除这些噪声。

• 应用方式：Dithering可以在ADC外部添加，也可以使用内置的Dithering选项。

• 自然噪声：在某些情况下，实际应用中已有足够的噪声来实现Dithering效果。

设计师需要在决定是否采用Dithering之前，深入理解其复杂性和效果。Dithering是一项技术要求高、复杂的操作，必须经过充分评估以确保其实际效果和应用价值。