数字逻辑原理与FPGA设计（微课视频版）|文末赠书

第1章绪论

1.1数字时代

1.1.1模拟信号

1.1.2数字信号

1.2数字系统

1.2.1数字技术的特点

1.2.2数字逻辑电路

1.2.3数字系统层次结构

1.2.4典型的数字系统——计算机

1.2.5数字逻辑的内容及研究方法

1.3数制及数制转换

1.3.1数制

1.3.2数制转换

1.4带符号二进制数的代码表示

1.5编码

1.5.1BCD码

1.5.2格雷码

1.5.3奇偶校验码

1.5.4ASCII

第2章逻辑代数基础

2.1逻辑代数的基本概念

2.1.1逻辑量及基本运算

2.1.2逻辑表达式

2.1.3逻辑代数的定理

2.2逻辑函数

2.2.1逻辑函数的定义

2.2.2逻辑函数的表示法

2.2.3复合逻辑

2.3逻辑函数的标准形式

2.3.1最小项及最小项表达式

2.3.2最大项及最大项表达式

2.3.3逻辑函数表达式的转换方法

2.3.4逻辑函数的相等

2.4逻辑代数的重要定理

2.4.1重要定理

2.4.2重要定理与最小项、最大项之关系

2.5逻辑函数化简

2.5.1代数化简法

2.5.2卡诺图化简法

2.5.3具有任意项的逻辑函数的化简

第3章组合逻辑电路

3.1逻辑门电路简介

3.1.1逻辑门电路的基本结构与工作原理

3.1.2简单逻辑门电路

3.1.3复合逻辑门电路

3.1.4逻辑门电路的主要外特性参数

3.1.5正逻辑与负逻辑

3.2组合逻辑电路分析

3.2.1组合逻辑电路的基本特点

3.2.2组合逻辑电路分析

3.2.3常用组合逻辑电路分析举例

3.3组合逻辑电路设计

3.4设计方法的灵活运用

3.4.1逻辑代数法

3.4.2利用无关项简化设计

3.4.3分析设计法

3.5组合逻辑电路的险象

3.5.1险象的产生与分类

3.5.2险象的判断与消除

3.6常用的组合逻辑电路设计

3.6.18421码加法器

3.6.2数码管显示译码器

3.6.3多路选择器与多路分配器

第4章时序逻辑电路分析

4.1时序逻辑电路模型

4.2触发器

4.2.1基本RS触发器

4.2.2常用触发器

4.2.3各类触发器的相互转换

4.2.4集成触发器的主要特性参数

4.3同步时序逻辑电路

4.3.1同步时序逻辑电路描述

4.3.2同步时序逻辑电路分析

4.4异步时序逻辑电路

4.5常用时序逻辑电路

4.5.1寄存器

4.5.2计数器

4.5.3节拍脉冲发生器

4.6脉冲波形生成电路

4.6.1单稳态触发器

4.6.2施密特触发器

4.6.3多谐振荡器

4.6.4555定时器及其应用

第5章时序逻辑电路设计

5.1同步时序逻辑电路设计的基本方法

5.2建立原始状态

5.3状态化简

5.3.1状态化简的基本原理

5.3.2完全定义状态化简方法

5.4状态编码

5.4.1确定存储状态所需的触发器个数

5.4.2用相邻编码法实现状态编码

5.5确定激励函数及输出方程

5.5.1选定触发器类型

5.5.2求激励函数及输出函数

5.5.3电路的“挂起”及恢复问题

5.6时序逻辑设计举例

5.6.1序列检测器设计

5.6.2计数器设计

5.6.3基于MSI器件实现任意模值计数器 

第6章可编程逻辑器件

6.1可编程逻辑器件概述

6.1.1可编程逻辑器件的发展历程

6.1.2可编程逻辑器件分类

6.1.3可编程逻辑器件的结构

6.2简单PLD原理

6.2.1PLD中阵列的表示方法

6.2.2PROM

6.2.3PLA器件

6.2.4PAL器件

6.2.5GAL器件

6.3CPLD

6.3.1传统的CPLD基本结构

6.3.2最新CPLD的基本结构

6.4FPGA

6.4.1FPGA的基本结构

6.4.2Altera公司Cyclone Ⅳ系列器件的结构

6.4.3最新FPGA的基本结构

第7章Verilog HDL设计基础

7.1硬件描述语言简介

7.1.1概述

7.1.2HDL的特点

7.1.3Verilog HDL与VHDL的比较

7.2Verilog HDL程序的基本语法

7.2.1Verilog HDL程序结构

7.2.2Verilog HDL基本语法

7.2.3Verilog HDL数据流建模

7.2.4Verilog HDL行为建模

7.2.5Verilog HDL结构建模

7.2.6Verilog HDL层次化设计

7.3Verilog HDL其他基本语句

7.3.1选择语句

7.3.2循环语句

7.3.3任务和函数语句

7.4常见组合逻辑电路的Verilog HDL设计

7.4.1编码器、译码器、选择器

7.4.2数值比较器

7.5常见时序逻辑电路的Verilog HDL设计

7.5.1触发器

7.5.2锁存器和寄存器

7.5.3计数器

7.6有限状态机的Verilog HDL设计

7.6.1有限状态机

7.6.2状态机的设计

第8章FPGA设计基础

8.1EDA技术概述

8.1.1EDA技术的发展历程

8.1.2EDA技术的主要内容

8.1.3EDA技术的发展趋势

8.2FPGA设计方法与设计流程

8.2.1基于FPGA的层次化设计方法

8.2.2基于FPGA技术的数字逻辑系统设计流程

8.3FPGA设计工具——Quartus Ⅱ13.1

8.3.1Quartus Ⅱ13.1的安装

8.3.2Quartus Ⅱ13.1设计流程

8.4Quartus Ⅱ13.1设计入门

8.4.1启动Quartus Ⅱ13.1

8.4.2设计输入

8.4.3编译综合

8.4.4仿真测试

8.4.5硬件测试

第9章数字逻辑实验指南

9.1基于原理图输入设计4位加法器

9.1.1设计提示

9.1.2Quartus Ⅱ设计流程

9.2基于Verilog HDL文本输入设计7段数码显示译码器

9.2.1设计提示 

9.2.2Quartus Ⅱ设计流程

9.3基于混合输入方式的Quartus Ⅱ设计

9.3.1设计要求

9.3.2设计提示

9.3.3Quartus Ⅱ设计流程

9.4基于宏功能模块LPM_ROM的4位乘法器设计

9.4.1设计提示

9.4.2Quartus Ⅱ设计流程

9.5数字逻辑基础型实验

实验18位加法器的FPGA设计

实验2译码器的FPGA设计

实验3计数器的FPGA设计

实验4100分频十进制同步加法计数器FPGA设计

实验5伪随机信号发生器FPGA设计

实验6应用Verilog HDL完成简单组合电路FPGA设计

实验7应用Verilog HDL完成简单时序电路FPGA设计

实验8基于Verilog HDL语言的4位多功能加法计数器FPGA设计

实验9移位运算器FPGA设计

实验10循环冗余校验(CRC)模块FPGA设计

9.6设计与实践

第10章数字系统的FPGA设计实践

10.1数字系统概述

10.2数字钟的FPGA设计

10.2.1设计要求

10.2.2功能描述

10.2.3数字钟的层次化设计方案

10.2.4数字钟的顶层设计和仿真

10.2.5硬件测试

10.3乐曲演奏电路FPGA设计

10.3.1设计要求

10.3.2原理描述

10.3.3乐曲硬件演奏电路的层次化设计方案

10.3.4乐曲硬件演奏电路顶层电路的设计和仿真

10.3.5硬件测试

10.4数字系统FPGA设计课题选编

课题1多功能运算器FPGA设计

课题2时序发生器FPGA设计

课题3设计一个具有3种信号灯的交通灯控制系统

课题4设计一个基于FPGA芯片的弹道计时器

课题5设计一个基于FPGA芯片的汽车尾灯控制器

课题6数字密码锁FPGA设计

课题7电梯控制器FPGA设计

课题8自动售饮料控制器FPGA设计

课题9出租车自动计费器FPGA设计

课题10基于FPGA信号发生器设计

参考文献