一、背景
二、《System Verilog数字系统设计》
三、百度网盘获取方式
一、背景
推荐一本书《System Verilog数字系统设计》。
System Verilog是21世纪电子设计师必须掌握的最重要的语言之一,因为它是设计/验证现代复杂电子系统核心芯片的至关重要的手段。本书讲授用System Verilog语言设计/验证数字系统的基本概念和具体方法。在介绍基本语法的基础上,阐述了如何使用RT,级的System Verilog构成可综合的数字电路/组件/系统,以及如何使用行为级的System Verilog搭建测试平台对设计进行验证。
二、《System Verilog数字系统设计》
第1章介绍本书的基本思路，即利用电子设计自动化工具及CMOS和可编程逻辑技术。我们还考虑了某些工程问题，诸如噪声容限和扇出。
第2章考察布尔代数的原理和组合逻辑的设计，并讨论时序及与冒险竞争有关的重要问题，还对数据表示的某些基本技术进行了讨论。
在第3章中，通过基本的逻辑门模型，引入了System Verilog。这一章把重点放在程序代码文件的重要性上，介绍了如何构建基本门电路的网表，如何为门电路的延迟建立模型。本章还讨论了参数化模型，并且介绍了利用System Verilog编写测试平台并对模型进行验证的思想。
第4章描述建立 System Verilog模型的多种技术。利用一组并发和时序的System Verilog编码结构，为组合(电路)构造块、缓冲器、译码器、编码器、多路选择器、加法器和奇偶校验器建模。
第4、5、6、7章中介绍的SystemVerilog硬件模型，从原理上都是可综合的(尽管直到第10章才正式讲解System Verilog的可综合性问题)。第4章再次讨论了测试平台的设计风格，此外还介绍了IEEE认可的标记符号。第5章介绍了各种时序构造块:锁存器,触发器,寄存器,计数器,存储器,以及时序乘法器。利用IEEE认可的标记符号、测试平台设计，并引人System Verilog编码结构，使用了与第4章相同的写作风格。第6章也许是本书最重要的一章，重点讨论了数字设计的基础:有限状态机的设计。在讲解中使用了算法状态机(ASM)图:描述从ASM图到D触发器，以及产生下一个状态和输出逻辑的设计过程，并介绍了SystemVerilog状态机模型。在第7章中，把前三章的概念相互结合起来。ASM图的标记方法被扩展到包括互相耦合的状态机和有寄存器的输出，由此引中到数据路径-控制器的划分。根据这一思路，可以用硬件术语对指令的概念做出解释，然后用System Verilog为最基本的微处理器建立模型。这为接口和封装概念的引人提供了载体。
在第8章中，对测试平台的设计进行了更详细的讨论。在主要概述了前几章讲解的技术后，进一步讨论了测试平台的架构、受约束随机测试的产生及基于断言的验证。
三、百度网盘获取方式
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System Verilog数字系统设计.pdf
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