一、问题背景
二、解决方法
三、往期文章链接
一、问题背景
FPGA开发，离不开各种EDA的工具使用。vivado业界内好用的EDA工具,也会出现各种各样的bug，莫名其妙，验证影响开发工作。在综合过程中，出现综合一直转圈圈，时间过去很久竟然还在synth综合。当然，开发者应该先注意到Elapsed时间，如果一直为0，那么大概率出现异常情况。也就是图中的bug。从11点31开始synth，结果发现过去4分钟，还是一直转圈圈，此时卡死后，需要采用一定的方法进行解决。
二、解决方法
很多人尝试关闭工程，重新打开，仍然是这个bug，甚至有的人重新建工程，重装vivado软件，耗时又耗费精力。其实，有个小技巧，新增加个综合布线策略。个人看法是在PC的缓存重新开辟内存，跑vivado的综合布线策略，其实就是完全摆脱以前的综合布线生成bit的路径。具体的操作方法如下：
第一步：Create New Runs,生成新的综合和布线；
第二步：添加综合步骤；
第三部：添加布线，并激活这条综合布线策略；
第四步：根据自己电脑的性能选择合适的运行配置；
经过努力之后，发现synth Elapsh开始工作，最后需要点击生成bit文件。
三、往期文章链接
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