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ASML认为，社会正从“芯片无处不在”迈向“人工智能芯片无处不在”的新时代。新一代人工智能技术带来了无限机遇，预计到2030年，人工智能将为全球GDP贡献6万亿至13万亿美元的新增价值。

从自动驾驶、智能家居到医疗健康、工业自动化，人工智能的普及不仅推动了对高性能计算的需求，同时也激发了主流市场的增长。当前，主流市场的芯片需求量稳步增长，尤其是在高性能芯片领域仍然遵循摩尔定律的技术进步趋势。半导体市场可分为“先进领域”和“主流领域”两部分：先进领域主要涉及逻辑芯片、MPU（微处理器）和DRAM等高端应用，这些技术高度依赖于极紫外光刻（EUV）等先进制程，应用场景集中于美国、韩国和台湾等技术前沿地区；而主流领域则涵盖了模拟芯片、功率芯片、传感器、NAND闪存等日常需求量较大的芯片产品，主要采用ArFi、ArF、KrF和I-Line等光刻技术，区域分布广泛，覆盖了欧洲、日本和中国等半导体消费大国。

ASML重申了对全球半导体销售额在2030年突破1万亿美元的预期。当前，人工智能领域的重大投资正在持续推进，但其在消费产品中的普及速度仍然存在不确定性。

半导体生态系统已将约一半的息税前盈利（EBIT）用于再投资，以推动长期创新和增长，ASML预计这种情况将继续下去。（Source: Corporate Marketing (CMKT) analysis; Company reports; Note: EBIT = Earnings before Interest & Taxes.）

摩尔定律在计算性能领域依然生机勃勃。每个封装中的晶体管数量仍然每两年翻一番，预计到2030年将达到一万亿个晶体管。ASML预计，生成式人工智能的发展将加速摩尔定律的进程。值得一提的是，生成式AI 和高性能计算（HPC）的增长速度已超越摩尔定律，高性能计算的需求增长速度达到了每两年16倍的提升。到2030年，超过70%的数据中心需求可能将由人工智能驱动，其中生成式AI将占据超过90%的计算需求（FLOPs）。

为了全面释放人工智能的潜力，超级计算机架构有望满足AI的需求。目前，以“极光”超算（Aurora supercomputer）为代表的高性能计算平台能够提供2千万亿亿次浮点运算能力（FLOPs），它包括21,248个CPU、63,744个GPU、10,624个节点；内存方面则配置了10.9PB的DDR容量、1.36PB的HBM CPU容量和8.16PB的HBM GPU容量，支持高达208.9PB/s的峰值带宽。存储方面，Aurora超算配备了230PB的容量和31TB/s的带宽，拥有1,024个DAOS节点，确保系统的高效存储和数据传输能力。

但要实现大规模普及，当前亟需降低计算架构的成本，因为Aurora超算的建造成本已超过5亿美元。除此之外，迅速增长的能耗也成为一大挑战。如果不加以解决，能耗问题可能限制未来训练的能力。以Aurora超算为例，其在提供每秒2千万亿亿次浮点运算（FLOPs）能力的同时，耗电量超过60兆瓦（MW），并且每分钟需消耗34,000加仑的冷却水以维持正常运行。随着计算需求和GPU数量的增加，数据中心的能耗呈现指数级增长趋势，尤其在10万GPU级别时，能耗需求更是逼近极限。如果这一趋势持续不变，未来大规模AI训练将面临能耗瓶颈。

Source：Lisa Su, AMD, ITF May 21 2024

ASML预计半导体制造商将继续推动芯片微缩，缩小晶体管尺寸可能仍是降低成本、提高密度的最简单方法。在人工智能的需求推动下，半导体技术的逻辑路线图将持续加速，通过多维度的创新实现更高性能和更小尺寸的芯片。在技术节点上，从2018年的N7工艺开始，逐步发展至未来的N5、N3、N2等更先进的节点，预计到2039年将达到sub-A2级别。

Source：1Luc van den Hove, IMEC , ITF May 21, 2024

芯片制造的技术演进路径主要从三个方面出发：

• 器件与材料创新：从FinFET（鳍式场效晶体管）技术开始，逐步过渡到NanoSheet和CFET（互补FET）结构，直至未来可能的2DFET。每一阶段技术都通过引入、扩展和优化来提高性能并缩小尺寸，实现更高的晶体管密度。

• 持续的尺寸缩放：伴随技术节点的进展，金属间距（Metal Pitch）逐渐缩小，从最初的40nm缩小到2039年可能达到10nm以下。同时，EUV光刻技术（极紫外光刻）也将持续优化，引入新的0.33NA、0.55NA甚至未来可能的0.75NA EUV技术，以应对更高精度的制造需求。

• 芯片互连架构：从全球互连到局部信号线，背面金属间距逐步缩小，以进一步提高芯片的整体性能和功耗效率。这种互连架构的演变支持了更复杂的芯片设计，为未来的AI应用提供更强的计算能力。

未来的二维（2D）和三维（3D）创新将在未来15年内为半导体技术的持续发展奠定基础

传统的冯·诺依曼架构将处理单元与存储单元分离，导致频繁的数据传输限制了系统的效率。而新兴的内存中计算（Processing In Memory，PIM）技术则将处理单元直接集成到内存模块中，从而显著提升了速度和能效。

SK海力士展示了基于GDDR6的AiM（Accelerator in Memory）芯片，通过这种集成式设计，不仅带宽提升了10倍，功耗效率也提升了7倍，极大优化了人工智能及高计算密度应用中的内存性能。PIM技术的引入预示着未来DRAM的深度变革，有望为内存密集型任务提供更强的支持，使得整体系统在性能和能效上达到新的高度。

ASML还指出，晶圆键合技术在提高DRAM存储器晶体管密度的可能性。当前在DRAM技术路线图中有三种场景，均依赖于晶圆键合，并需要重大创新。下图列出了6F²结构的进展情况，显示其在未来几年（2025年、2026年、2027年）的发展节点。分别是2025年和2026年标示的D1c节点，2027年的D1d节点，以及更进一步的6F²结构。每个节点的推进都表明晶体管密度将在晶圆键合技术的支持下不断提高。

6F²架构：自2025年的D1c节点开始，6F²架构将在2025至2030年间持续发展。到2031年以后，将进入6F² + CBA（Cell-based Architecture）阶段，进一步提升密度。6F²架构的实现依赖于多层叠加，并采用了载体（Carrier）、存储（Memory）和逻辑（Logic）的多层键合结构。

4F²架构：4F²架构预计将在2032年之后实现，同样使用CBA架构，并依赖于更复杂的晶圆键合技术。这种架构将进一步提升DRAM密度，为未来的高性能应用提供支持。

在存储芯片技术路线中，技术成本的持续降低对客户决策的重要性。现有2D阵列（6F²/4F²）路径相对平稳，通过CBA（CMOS Bonded Array）键合逐步优化成本，到2030年仍然在可接受的成本范围内。

3D阵列发展前景：3D阵列的成本下降趋势更为显著，但也面临技术和制造上的挑战。当前的3D阵列技术（5层）在性能和成本上仍然具有改进空间。预测到2032年，3D阵列将会引入125层的新设计，进一步提升存储密度。不过，这一节点的实现需要建设新的DRAM工厂和大量新设备的投入。

材料创新的可能性：在2032年后，进一步的成本降低和性能提升可能依赖于新材料的应用，图中绿色虚线暗示了这一潜在的路径。

工艺集成：随着3D阵列逐渐实现更高层数（如300层），其将采用“键合+堆叠”方式，通过多层次集成提升存储密度的同时优化成本。

随着人工智能和高性能计算需求的增加，逻辑芯片和DRAM的产量需求快速上升，推动半导体行业向更高性能、更高密度的方向发展。2015年至2023年的逻辑芯片年均复合增长率（CAGR）达到了26%，预计未来这一趋势将持续，甚至可能进一步加速；2015年至2023年间DRAM的年均复合增长率为18%，并有望在未来继续保持这一强劲的上升势头。

Source: Logic history: ASML end market model, DRAM history: WSTS, projections: ASML

同时，逻辑芯片和DRAM将进一步推动关键光刻层数的增长，特别是EUV 0.33 NA技术在未来节点的广泛应用预期。传统的多重图案曝光的成本较高，适用于逻辑芯片和DRAM不同层的工艺需求。然而，随着EUV 0.33 NA的逐步应用，单次曝光的成本不断下降，逐渐接近并低于多重图案曝光的成本。

EUV 0.33 NA 可进一步实现多图案到单曝光的转换

逻辑芯片和DRAM的制造将大量采用EUV 0.33 NA曝光工艺，下图显示了这一技术在2025年至2030年期间的预计使用情况。在逻辑芯片方面，预计到2029-2030年，EUV 0.33 NA的使用层数将显著增加，对应的资本支出年复合增长率（CAGR）预计在10-20%之间。与此同时，DRAM的EUV 0.33 NA层数增长幅度更加明显，预计到2029-2030年，该技术的投资年复合增长率将达到15-25%。

随着0.33 NA EUV逐渐转向用于处理小于26nm金属间距的关键层，0.55 NA EUV有望在未来实现更高分辨率和效率的曝光工艺。2025年左右，0.55 NA EUV技术的单次曝光将进入大规模采用期，预计能够在21nm金属间距时满足单次曝光需求，而多次曝光的需求将进一步提升分辨率。到2030年后，0.55 NA EUV的双重曝光技术将逐步应用于16nm及以下的节点。

Source: 1Luc van den Hove, IMEC , ITF May 21, 2024

高数值孔径（High NA）EUV技术将为逻辑芯片的1.5D和2D设计提供更大的设计自由度。相比低数值孔径（Low NA）多重图案曝光，采用高NA单次曝光能够简化工艺步骤，缩短生产周期并提高良率。High NA技术在逻辑芯片金属层的应用预计可带来约35%的成本优势，同时显著简化了工艺流程。

逻辑和DRAM 预计将进一步推动关键光刻技术的发展特别是高数值孔径（High NA）EUV技术在2026-2027年进入大规模制造的时机，并预计将在2030年前实现广泛应用。高数值孔径（High NA）EUV光刻技术的最新光学创新，这项突破为未来EUV技术路线图奠定了基础。通过采用非对称镜面设计，EUV系统达到了皮米级的稳定性（相当于硅原子直径的1/200），确保了极高的精度。

在逻辑芯片方面，EUV 0.33 NA的曝光次数预计会在2029-2030年大幅增加，而高NA曝光层数在2030年后也将增至4-6层，甚至更多。这意味着未来逻辑芯片制造中，将有越来越多的层数需要高NA技术，以实现更高的分辨率和密度。

对于DRAM，EUV 0.33 NA的曝光层数也将在2029-2030年达到新高，高NA层数在2030年后将超过3层。预计在2030年之后，EXE 0.55 NA技术将进一步拓展EUV光刻的应用范围，支持更多的高NA层数。

ASML还致力于推动EUV光源功率的持续提升，2010年EUV光源功率仅仅不到100W，目前，EUV光源功率已达到740W，ASML已确定多项技术措施，旨在进一步提升至1000W以上，以满足未来高产量制造的需求。

目前，EUV平台分为0.33 NA的NXE平台和0.55 NA的EXE平台。这些平台的光学系统较为复杂，且每个平台的系统通用性约为50%，也就是说不同平台之间共享的组件较少，增加了系统的复杂性和生产成本。未来的高生产率EUV平台中，将引入0.75 NA的光学系统，进一步提升分辨率和精度。新平台的设计将显著提高各平台之间的通用性，预计通用性可达到95%，意味着大多数系统组件可以在不同NA平台间共享。这将大幅简化制造流程、降低维护成本，同时提高设备的一致性和兼容性。

总之，高NA光学创新为未来的EUV平台提供了坚实的技术支持，使其能够更高效地进行先进制程的光刻操作，从而在未来十年内进一步提升半导体制造的效率和经济性。

预计到2032年，当逻辑芯片的金属间距降至16nm以下时，0.75 NA EUV技术将成为取代多重图案化0.55 NA的有效方案，实现单次曝光的图案化，降低工艺复杂性并提高效率。到2035年及以后，为了进一步实现密度缩放，可能会采用0.75 NA的多重曝光工艺，以适应更先进的节点需求。

3D和2D等先进封装技术的协同发展，以此来提升芯片密度和性能，这种前端3D集成将带来新的光刻机遇，适用于所有半导体产品，包括NAND、DRAM和逻辑芯片。

NAND：3D NAND预计将在2030年后进入大规模量产（HVM）。其架构包括阵列与CMOS层的叠加，使用混合键合技术，将50nm缩小到25nm。光刻工艺主要采用KrF。

DRAM：DRAM将经历从4F² 2D阵列到3D阵列的演进。4F² 2D阵列预计将在2027年实现量产，到2032年转向3D阵列架构。3D阵列结构使用阵列加CMOS层叠，采用W-W或D-W混合键合，间距从6nm缩小至3nm，光刻采用ArFi工艺。

逻辑芯片：逻辑芯片将采用BSPN（2026年）和CFET（2032年后）架构。BSPN结构结合逻辑与裸硅，键合间距可从2.5nm缩小到1.6nm，光刻平台为NXE/EXE；CFET结构使用逻辑叠加逻辑的架构，采用W-W或D-W混合键合，间距从5nm缩小至2nm，光刻同样采用NXE/EXE平台。

在这样的背景下，整体光刻在3D集成中的作用至关重要，整体光刻通过在预键合、键合和后键合阶段的计量和扫描控制来确保叠加精度。确保了3D结构中每一层的精确叠加，为高密度芯片制造提供了有力的支持。

在未来半导体制造工艺优化中，成本和能耗的降低应成为核心目标。ASML提出了三种降低晶圆图案化过程的总体成本和碳排放优化策略：

• 增加每步工艺中合格晶体管的数量，以提高生产效率。

• 简化整体工艺流程，减少不必要的步骤，降低复杂性。

• 最大限度减少每个处理步骤的成本和排放，优化每一步骤的能效。

下图展示了ASML在过去几十年中，通过提高晶体管密度并降低成本取得的成果，预计这一趋势将在未来十年继续延续。随着极紫外光刻（EUV）技术的不断发展，ASML实现了更高的图形精度和成本效益。图中显示了不同代次EUV技术的应用，包括EUV 0.33、EUV 0.55和未来的EUV 0.75，随着技术代次的提升，晶体管密度和性价比也显著提高。ASML相信，通过不断扩展EUV的可扩展性以及采用整体光刻解决方案，他们有望将这一晶体管密度提升的历史趋势延续到2040年，从而支持更先进的半导体制程发展。

Source: ASML, excluding innovations in standard cell design

ASML的EUV创新预计将大幅降低EUV的能耗。在客户的使用中，预计在未来15年内，每片晶圆所需的能量将减少80%。该图显示了晶圆每小时处理量（WPH）、总功率和每片晶圆能耗的改善趋势。随着技术的进步，尽管晶圆处理量逐年增加，但每片晶圆的能耗大幅下降，总功率消耗保持在相对稳定的水平。这表明EUV技术在提高效率的同时显著减少了单位能耗。

到2050年，ASML的努力目标是帮助社会将全球温度上升限制在1.5°C以内，实现其可持续发展承诺。

半导体行业的长期前景依然乐观，受多重大趋势驱动的关键任务半导体在市场中发挥重要作用。特别是人工智能的崛起为行业带来了显著机遇，预计全球半导体销售额将在2025-2030年期间以9%的年均增长率增长，并在2030年突破1万亿美元。

这一终端市场前景转化为每年78万片晶圆的整体需求增长（2025-2030年），同时，人工智能作为主要的终端驱动力，也在光刻支出方面推动了晶圆需求结构的积极转变。预计到2030年，总体晶圆产能将额外增加5-8%，以满足需求驱动的增长，并考虑到战略性扩展。

在先进逻辑和DRAM方面，进一步的微缩将推动EUV光刻层数和支出增加。针对先进逻辑，预计在2025-2030年间，采用高数值孔径（0.55NA）层的EUV光刻支出将以10-20%的年均增长率增长。在DRAM领域，低数值孔径（0.33NA）和高数值孔径（0.55NA）层数的增加将推动EUV光刻支出年均增长率达到15-25%。

ASML的长期机会模型由市场力量、技术选择和战略考量共同驱动。该模型从“终端市场”出发，分析不同行业的需求变化，并将其转换为晶圆需求，采用高、中、低情景预测需求规模。接着，将晶圆需求转化为全球光刻设备的投资需求，估算其中ASML的市场份额。同时，考虑到现有设备的管理，通过估算安装基数的业务增长，最终得出至2030年的市场情景，为高、中、低不同情境提供支撑。这种系统化的分析框架帮助ASML更好地制定战略，抓住市场机遇。

半导体行业的长期前景依旧乐观，因为半导体作为多个社会发展大趋势的关键支撑力量，在互联世界、气候变化与资源短缺、社会与经济变革等几个领域扮演着不可或缺的角色。

在AI的推动下，服务器、数据中心和存储领域将成为半导体市场的主要受益者，预计到2030年，这些市场相关的半导体销售额将突破3500亿美元。

服务器单元：从2025年到2030年，AI服务器（包括AI推理和AI训练服务器）虽然在整体服务器数量中占比相对较小，但在图中呈现出逐渐增加的趋势。预计AI服务器将占据整体服务器市场的4%的份额。

半导体销售额：相比于服务器单位数量，AI服务器将在半导体销售额增长中扮演更为重要的角色。伴随AI服务器内容需求的增加，其占半导体销售的比例也将持续提升。图中展示出该市场的年均复合增长率（CAGR）为18%，到2030年半导体销售额中，AI服务器的贡献将显著提升。

Source: ASML analysis

半导体销售额在2025年至2030年间预计将以9%的年均复合增长率（CAGR）增长，到2030年总额将超过1万亿美元。各个细分市场的增长情况如下：

Source: ASML analysis

• 智能手机：预计将以5%的增长率稳步提升，从2025年的1490亿美元增长到2030年的1920亿美元。

• 个人计算：增长率为4%，到2030年达到1120亿美元，反映出消费需求的平稳增长。

• 消费电子：增长较缓，年均复合增长率为3%，到2030年预计达到830亿美元。

• 有线与无线基础设施：预计增长率为6%，到2030年增长到700亿美元。

• 服务器、数据中心与存储：这一领域受益于AI发展，预计年均复合增长率达到18%，到2030年达到3610亿美元，成为增长最快的细分市场。

• 汽车：年均增长率为9%，到2030年预计达到1140亿美元。

• 工业电子：增长率为7%，到2030年预计达到1200亿美元

总体来看，半导体市场的增长主要由服务器、数据中心和存储需求的激增所推动，这部分需求将弥补其他领域的温和增长，使整个半导体行业保持较高的增长趋势。

下图表展示了在未来几年中各个半导体领域的晶圆需求增长预期，同时明确了新的逻辑分类方法。

CMD 2022的预测：到2025年，全球晶圆月需求量预计达到12.8百万片（Mwspm），而到2030年将进一步增长至16.6百万片。主要增长来源于成熟逻辑（>28nm）和先进逻辑（≤28nm）的需求，分别增长至6.7和8.6百万片。其中，成熟逻辑、先进逻辑、DRAM和NAND需求增长量分别为380、220、60和100 Kwsmp/年，总需求增长为760 Kwsmp/年。

CMD 2024的旧分类预测：在旧逻辑分类方法下，2025年晶圆需求预计为11.2百万片，到2030年增至15.1百万片。在旧分类中，需求增长集中在成熟逻辑（5.8至7.5百万片）和先进逻辑（2.0至3.2百万片）。总体需求增长包括成熟逻辑340、先进逻辑240、DRAM 160和NAND 40 Kwsmp/年，合计780 Kwsmp/年。

CMD 2024的新分类预测：使用新的逻辑分类方法（将逻辑分为主流逻辑 >7nm和先进逻辑 ≤7nm），到2025年晶圆需求预计为11.2百万片，到2030年增长至15.1百万片。主流逻辑和先进逻辑的需求分别达到7.1和9.0百万片。在新的逻辑分类下，预计主流逻辑增长为380 Kwsmp/年，先进逻辑为200 Kwsmp/年，DRAM 160 Kwsmp/年，NAND 40 Kwsmp/年，总需求增量为780 Kwsmp/年。

随着AI的快速发展，对高性能内存的需求显著提升，预计到2030年将极大地推动DRAM市场的增长。自2020年以来，Nvidia的AI芯片逐步提升HBM的配置，从Ampere芯片的5片HBM2e（80GB）逐步扩展到2027年预期的Rubin芯片，配备12片HBM4，显示了AI芯片对高性能内存的需求大幅提升。此外，AI驱动的服务器也驱动对DRAM晶圆的需求增长，预计到2030年，AI服务器将推动DRAM的晶圆需求接近每月100万片。

预计在2025-2030年未来几年期间，先进逻辑、DRAM和NAND市场的健康增长将支撑晶圆需求的上升。具体而言，预计到2030年，先进逻辑的晶体管数量将比2025年增长32%；到2030年，DRAM的位增长预计为22%；NAND的位增长预计到2030年达到26%。

全球多个国家和地区为提升本地晶圆制造能力而采取的战略举措，例如美国的520亿美元的《CHIPS法案》、欧洲推出《欧洲芯片法案》、印度通过“印度半导体使命”提供100亿美元的政府投资、日本制定半导体发展战略承诺260亿美元的投资和税收抵免等等。

在晶圆厂建设方面，未来美洲预计新建18座晶圆厂、欧洲/中东预计新建12座晶圆厂、亚洲预计新建78座晶圆厂，占据绝大多数，这表明亚洲地区仍将是全球半导体制造的主要区域。领先的晶圆厂商包括台积电、三星和英特尔。台积电在美国、欧洲、台湾等地投资布局；三星在美国、中国和韩国设立新工厂；SK海力士在美国和韩国扩展产能；美光也在美国和日本设厂；英特尔（Intel） 除了在美国本土投资，还在欧洲扩展；日本新兴公司 Rapidus 也在日本布局。

Source: Public announcements, ASML analysis

预计到2030年，全球晶圆生产能力将在需求驱动的增长基础上增加5-8%的总产能。预计从2025年到2030年，晶圆需求将增长至780 Kwsmp/年，而战略考量将带来额外85 Kwsmp/年的产能增长，总产能达865 Kwsmp/年。主要基于以下战略考量：1）技术主权：由于各国家和地区希望（重新）获得晶圆厂的控制权，导致现有产能的使用效率降低。2）供应安全：随着供应安全性的重视，出现了地理上多元化的晶圆厂拥有者布局，但这也增加了负载平衡的难度。3）竞争加剧：各大公司为争夺市场份额，可能导致产能过剩。

Source: ASML analysis

预期到2030年，先进逻辑和DRAM的缩减将进一步推动EUV曝光层数的增加以及EUV支出增长。

Source: ASML analysis

在高级逻辑的推动下，2025年平均总EUV曝光次数为19-21次，预计到2030年将增加至25-30次。其中，高数值孔径（0.55NA）曝光的预期平均次数将增加至4-6次。EUV光刻支出复合年增长率（CAGR）为10-20%（2025-2030年）。

在DRAM的需求推动下，预计2025年平均总EUV曝光次数为5次，预计到2030年增加至7-10次。高数值孔径（0.55NA）曝光的预期平均次数将增加至2-3次。EUV光刻支出CAGR为15-25%（2025-2030年）。

在半导体制造领域，EUV（极紫外光刻）技术正以其卓越的精度和效率引领着行业的未来发展。ASML，作为EUV技术的领军者，近日详细阐述了EUV技术的成熟度、创新成果、全球可用性及生产量，以及未来的市场展望。

ASML宣布，EUV技术已迈入高产量制造的成熟阶段，为持续创新提供了坚实的基础。其中，NXE:3800E系统在生产力和覆盖层方面实现了显著的提升，分别提高了38%和13%。这一进步不仅巩固了ASML在EUV技术领域的领先地位，更为未来的技术升级和扩展奠定了坚实的基础。

尤为值得一提的是，imec ASML高NA EUV实验室的成立标志着EUV技术又迈上了一个新的台阶。该实验室于今年6月正式开放，所有EUV客户已在此曝光了关键层。实验数据充分证明了高NA EUV系统在降低关键层成本方面的显著优势，通过减少剂量来实现单次曝光和2D布局设计，从而大幅降低了生产成本。

在全球范围内，0.33 NA EUV系统的平均可用性已超过93.5%，并朝着95%的目标稳步迈进。这一高可用性确保了生产线的稳定性和连续性，为半导体制造商提供了可靠的保障。同时，NXE:3800E系统的生产效率也令人瞩目，最大单系统每日晶圆产出达到500片，一周平均晶圆产出则达到225片。

展望未来，ASML已制定了详细的EUV技术发展路线图。在未来十年内，公司将引入高生产力平台，使0.33 NA、0.55 NA和潜在的Hyper NA技术实现可负担的扩展。这将极大地提高生产效率，降低生产成本，为半导体制造业注入新的活力。

高NA EUV技术作为EUV领域的明珠，具有独特的优势。其更高的分辨率和对比度使得工艺过程得以简化，剂量需求和图案缺陷大幅降低，从而提高了生产力和产量。此外，高NA EUV还支持单次曝光2D布局设计，减少了金属层的总数，进一步降低了生产成本。

在创新方面，ASML从未停止脚步。公司计划在未来几年内提高EUV源功率至超过1000W的水平，以进一步提升系统的生产力和效率。同时，通过优化光学和阶段技术，ASML实现了更高的生产力。高传输光学元件在高产量平台上的应用大大提高了传输效率和生产力，为半导体制造业带来了革命性的变化。

此外，ASML还计划通过模块化框架架构来实现产品混合的灵活性。这种架构允许在不同的产品线之间共享技术和资源，从而提高整体效率和降低成本。这不仅增强了ASML的市场竞争力，更为客户提供了更加灵活和高效的产品选择。

最后，ASML还强调了其支持客户EUV安装基础在其生命周期内优化的承诺。公司提供升级和服务以延长设备的使用寿命并增加其价值，从而为客户创造更大的经济效益。

关键信息：

• 极紫外光（EUV）技术已达到大规模生产的成熟阶段，为持续创新提供了坚实的基础。

• NXE:3800E相比之前提升了38%的生产力和13%的叠加精度，未来NXE:4000F及其后续版本将进一步提升生产力和叠加精度。

• imec ASML高NA EUV实验室于6月开幕，所有EUV客户已曝光关键层。数据显示，与0.33 NA相比，该系统在降低关键层成本方面具有20-35%的优势，主要得益于减少曝光剂量、实现单次曝光以及支持2D布局设计。

• 首批高NA EUV系统已在客户处投入使用，标志着高NA EUV技术采用的重要里程碑。

• 未来，0.33 NA和0.55 NA EUV系统将共同用于关键曝光。未来十年的EUV发展路线图包括推出高生产力平台，并将为0.33 NA、0.55 NA及潜在的超高NA（Hyper NA）技术的可承受扩展提供支持。

• 通过结合生产力和性能升级，日益增长的已安装基础将通过基于价值的服务模式得到充分利用。

在半导体行业技术的快速演进浪潮中，DUV（深紫外线）光刻技术以其无可替代的地位，继续稳固地支撑着整个行业的发展。尽管EUV（极紫外线）技术正逐步在逻辑和DRAM关键层中崭露头角，但DUV技术凭借其广泛的适用性、灵活性和高效性，依旧是行业发展的坚实基石。

DUV技术的重要性及市场地位不言而喻。在当前的光刻技术格局中，它不仅是非关键层及大多数其他层图案化的首选，更在高端到主流市场的广泛应用中发挥了不可或缺的作用。ASML的研究数据进一步证实了这一点，随着晶圆需求的增长和每层光刻支出的提高，DUV技术在未来的市场增长中将持续贡献重要力量。

DUV技术的优势与产品创新是其持续领先的关键。多样化的产品组合，如XT和NXT干法DUV产品系列，为客户提供了灵活的性能选择，并通过提高通用性和操作效率来优化技术成本。同时，DUV技术还不断扩展产品组合以满足不同市场需求，新推出的i线宽场扫描仪在生产率和先进封装应用方面设立了新的行业标准。

在生产效率优化方面，ASML致力于延长全球6000多个DUV系统的安装基础寿命至20年以上，并通过服务和升级帮助客户降低总体拥有成本。这种延续性设计不仅提升了客户的投资回报，也凸显了DUV技术的可持续性发展潜力。

DUV技术能够在成本与性能之间实现最佳平衡，使其成为制造复杂半导体器件的重要工具。而与EUV技术的比较更显示出DUV在性价比、设备成熟度和操作灵活性方面的显著优势，使其在众多非关键层次和多样化应用中保持强劲的竞争力。

展望未来，DUV技术的持续演进将为其赢得更多机会。ASML预计，到2030年，全球DUV技术支持的晶圆曝光次数将超过9亿次，这一目标不仅彰显了DUV技术的市场需求，也为未来的技术演进提供了清晰的方向。为了巩固在市场中的领导地位，ASML将继续加大对DUV浸没技术的投资，通过进一步降低客户的拥有成本和支持其技术路线图。

DUV技术作为半导体行业的重要支柱，凭借其广泛的市场适用性和持续创新的产品优势，将在未来几年内继续引领行业发展。无论是高端芯片制造还是主流市场需求，DUV技术的灵活性和高效性都将为其赢得更多机会。随着技术的不断演进和市场需求的持续增长，DUV技术必将在未来的光刻技术格局中继续发挥不可或缺的作用。

总结：

• 深紫外光（DUV）技术仍将是行业的主力军，并将继续在未来发挥重要作用。

• 我们继续通过提供沉浸式系统的产品组合，支持先进和主流半导体客户，满足其对叠加精度和更高生产力的需求。

• 我们的XT和NXT干式DUV产品组合继续为客户提供全面的灵活性，在性能上提供最佳技术成本，通过建立通用性和运营效率来实现。

• 我们正在扩展我们的产品组合，推出一款i线宽场扫描仪，提供业内最高的生产力，并为先进封装应用提供解决方案。

• 我们通过延长产品生命周期至20年以上，并通过多样化的服务和升级产品组合提高生产力，优化我们超过6000台系统的已安装基础。

在讨论“整体光刻解决方案和商业机会”部分，ASML执行副总裁兼业务线应用负责人Marco Pieters提到了整体光刻机会与增长驱动因素：

• 整体光刻专注于为客户提高精度和图案产量。

• 计量和检测以及扫描器精度：通过计算光刻(物理模型和AI)优化，推动改善叠加和边缘布置误差(EPE)；

• 规模化产量：为二维和三维结构提供经济高效的计量和检测解决方案，实现早期产量坡道和整体光刻控制；

• 多电子束检测取得重大进展，并为HVM提供了机会，第一个应用将是电压对比检测；

• 其次是较小的二维特征和需要进行埋藏缺陷检测的三维结构。

• 利用计量和控制解决方案实现前端3D集成(晶圆键合)，以满足客户的图案对准精度要求。

• 整体光刻业务预计在2025年至2030年间将以超过15%的年复合增长率增长，毛利率将保持强劲。

ASML的产品组合专注于图案化产量和精度，整体光刻使ASML的客户能够最大限度地获得优质品圆，在系统成本、生命周期、运营和环境成本等多方面为客户提供帮助。

随着摩尔定律演进，逻辑路线图需要继续驱动收缩，需要改进边缘放置误差，收紧背面金属间距和后粘合覆盖层，提出了越来越高的要求。

不断演进的行业路线图给ASML产品增长带来新的发展机遇。例如：

• 扫描仪和过程控制软件：在EPE、间距收缩、晶圆键合覆盖解决方案等驱动下，关键尺寸(CD)误差向边缘放置误差（EPE）趋势转移；DUV向DUV+EUV以及High-NA EUV趋势演进；低阶向高阶扫描仪校正发展。

• 计算光刻：随着光刻和蚀刻模型精度、计算成本的驱动，物理模型向深度学习演进，掩膜有矩形向自由图形演进、CPU向混合键合GPU计算迈进。

• 光学和电子束计量：在准确度、精密度、局部随机效应等需求驱动下，对光学覆盖和电子束提出新需求。

• 高分辨率检测：在分辨率、电子吞吐量和埋藏缺陷驱动下，单光束/光学向多光束方向发展。

在上述趋势推动下，总目标市场规模将从2023年的54亿欧元，增长到2030年的110亿欧元，市场潜力巨大。各细分技术领域增长空间如下图所示：

在扫描和过程控制软件部分，光刻是补偿工艺结构的强大工具，通过增加修正每个字段、晶圆、批次的能力，能够将校正能力提升约5个数量级，套刻对准能力提高约3个数量级。

上面折线图显示了随着时间推移，覆盖精度的进步。黑色点表示使用传统光刻法达到的覆盖精度，粉色点表示使用整体光刻法达到的覆盖精度。可以看到，整体光刻法在近年来显示出更大的进步潜力。

总体来说，随着市场需求的提升，以及扫描和过程控制软件的演进，整体光刻的重要性日益凸显，整体光刻法在提高覆盖精度和减少边缘位置误差方面有着重要的作用，提升了用户的生产效率和质量，这对于提高芯片制造的产量至关重要。

在计算光刻部分，得益于机器学习和海量计量的引入，光学邻近校正的精度已经迅速提高。整个流程通过利用密集的计量数据和扫描器的动作来最小化边缘放置误差，从而优化图形产率。

同时，需要大量叠加计量来驱动这些扫描仪校正。ASML的YieldStar平台每4年可使抽样量增加80%，成本效益提高30~45%。

据了解，ASML的YieldStar系统可帮助客户提高良率，即提高晶圆上合格芯片的比例。YieldStar使制造商能够追踪套刻精度 (芯片层与层之间的叠合精准度) 等关键的生产参数，这些系统通常被整合到生产线中，实现快速准确的检测，并将数据及时回传到光刻系统，以便对制造过程进行实时校正。

这种方法通过综合使用各种计量工具和数据，可以有效地优化图案形成过程，提高图形质量和一致性。据透露，ASML的2024年上半年，YieldStar系统安装数量超过1000套。

图案化产率：电子束用于检测物理和埋藏缺陷和电压对比的机会，电压对比正在推动电子束检测在大批量制造中的应用。

上图展示了通过结合计量数据和扫描器动作来优化图形产率的过程。具体步骤如下：

• 计算光刻 (Computational Lithography)：使用光学接近修正 (Optical Proximity Correction) 进行图案化 (Layer N)。

• e-beam计量：进行e-beam计量，获取Layer N的数据。

• 图案化 (Layer N+1)：使用获得的数据进行下一层的图案化。

• 叠加计量 (overlay metrology)：对Layer N和Layer N+1进行叠加计量。

• e-beam计量 (Layer N+1)：再次进行e-beam计量，获取Layer N+1的数据。

通过上述步骤，实现了对边缘放置误差 (Edge Placement Errors) 的优化。展示了如何通过结合计量数据和扫描器动作来优化图形产率，特别是在密集图案的情况下，从而提高良率并降低边缘放置误差。

NAND HVM采用电压差检测技术，并逐步扩展至逻辑和DRAM领域。电子束检测技术具有独特的能力，能够发现导致良率降低的缺陷。

上图展示了通过采用电压对比(Voltage Contrast)检测技术来提高产量(Yield)的能力。图片分为两个部分：

左边部分：

右边部分：

• 展示了ASML公司安装的电压对比检测系统的照片。

• 这种技术的应用范围正在扩大，特别是在逻辑(logic)和DRAM方面。

总的来看，电压对比检测技术在NAND和DRAM中得到了广泛的应用。这种技术特别适合用于检测导致电短路的缺陷。ASML公司的电压对比检测系统已经安装并投入使用，其独特能力使其成为提高产量的有效手段。

据了解，多波束eScan 1100，具有更大的晶圆覆盖范围和更好的CoO性能，吞吐量提升10倍以上。在高容积金属（HVM）中对电压对比进行评估和资格认证的10套eScan11100系统已在5家客户处投入使用。

客户数据显示eScan1100以更高的吞吐量捕获清晰的缺陷特征。晶圆覆盖率提高7~8倍，周期时间缩短约60%。

多波束在电压对比度和物理检查方面实现了更高的吞吐量和更大的晶圆覆盖率，用于HVM中的在线缺陷监测。

对于未来创新方面，多波束的下一步将从25个波束演进到超过2700个波束，致力于2025年向客户推出。

ASML期望前端3D集成来补充2D驱动密度的收缩，前端3D集成挑战将为所有半导体产品带来新的光刻机会。

整体光刻将实现3D集成，覆盖所需的键合前和键合后关键工艺点的计量和扫描仪控制。下图展示了在晶圆键合前后，通过扫描仪和离线计量学以及扫描仪校正和控制来确保晶圆间的图案匹配和误差控制的过程。

Marco Pieters介绍了在晶圆键合过程中，通过标准键合方案和优化键合后的网格，来减小覆盖误差的过程。具体包括：

• 通过标准键合配方和优化键合后的网格，来减小覆盖误差。

• 键合后立即测量晶圆变形，以便及时调整和控制。

• 通过光刻校正后的覆盖误差，进一步优化键合效果。

ASML首席财务官Roger Dassen介绍了商业模式和资本配置策略的关键信息。他指出，ASML在技术领先方面的持续投资为股东创造了显著的价值；半导体终端市场的预期增长和未来节点光刻支出的增加，推动了对ASML产品和服务的需求；根据不同的市场和技术趋势，ASML预计在2030年实现年收入约440亿至600亿欧元，毛利率约56%至60%的目标；此外，在资本分配和融资方面，ASML的融资政策是一个坚实的资本和流动性结构，在此基础上将继续投资于ASML的业务，并期望通过增加股息和股票回购向股东返还大量资金。

据介绍，ASML的技术领先地位来自战略投资，通过对研发和资本支出等方面的投资实现有机增长，这些投资为客户提供了具有成本效益的创新。

自2014年以来，在收入增长、利润率提高和股票回购的推动下，ASML的每股收益复合年增长率为22%。强劲的增长动力来自于：

自2014年以来，系统收入复合年增长率为18%；受不断增长的装机升级和服务的推动，安装基础管理自2014年以来以14%的复合年增长率增长；毛利率由2014年的44%提升至逾50%，主要由于EUV盈利能力的提升。同时在其他业务中也保持强劲的利润率；自2014年以来，在盈利能力和股票回购的推动下，每股收益(EPS)复合年增长率为22%；

与此同时，ASML在2010-2024年期间为股东创造了巨大价值，高于半导体指数和纳斯达克科技股增长指数。

随着当前终端市场、晶圆需求和Litho 支出的提升，也将持续推动ASML安装基础业务的增长。

有数据预测，半导体销售额预计复合年增长率为9%(2025-2030年)，到2030年将超过1万亿美元。服务器、数据中心和存储的大幅增长抵消了其他领域的放缓。

晶圆产能将由晶圆需求和战略考虑共同驱动。

• 技术主权导致装机容量的使用效率降低，因为国家/地区的目标是（重新）获得晶圆厂的足迹。

• 越来越强调供应安全，导致地理上所有权分布多样化，从而使负载平衡更加困难。

• 竞争加剧可能导致产能过剩时期，因为参与者试图夺取市场份额。

因此，ASML预计到2030年，除了需求驱动的新增产能外，总体产能还将增加5-8%。

此外，高级逻辑和DRAM的逐渐演进预计将推动进一步的层数和支出。曝光率的增加，加上晶圆产量的增长，转化为两位数的EUV支出复合年增长率。

综合分析，在市场、技术、光刻工艺的协同发展趋势下，光刻市场持续发展，具体份额和变化见下图：

• 市场增长：Advanced Logic、DRAM和NAND市场的复合年增长率预计在未来几年内保持较高水平。

• 技术发展：各领域都在推进高性能和低功耗的设计，同时增加EUV曝光次数以提升产能。

• 光刻支出：EUV光刻技术的投入将持续增加，以支持先进制程的发展。

在这个过程中，不断增长的安装基础为服务和可扩展性设计，支持现场性能升级也提供了两位数增长的机会。

因此，到2030年，ASML预计公司总销售在440亿欧元至600亿欧元之间，主要由逻辑芯片和内存芯片驱动和制程。销售机会与细分增长空间如下图所示：

营收大幅提升的同时，2025财年至2030财年ASML毛利率发展潜力巨大。

• EUV：0.33 NA系统的产量增长和生产率提高对整体GM（毛利润率）产生积极影响。0.55 NA系统的产量增长对整体GM有很小的稀释作用；

• 非EUV：GM的增长主要是由销量的增长推动的。GM的这种积极影响被产品组合的变化（更多DUV干燥系统）部分抵消。

• IBM：由于安装基础的增长以及转向更多基于价值的服务和升级，GM增加。

根据以上分析，ASML更新了财务预期目标，如下：

同时，面对行业波动及不明朗因素，ASML尝试在营运模式上进行灵活应对，例如灵活的劳动力、研发外包、按标准组成的系统货物成本（COG）等方式。

另外，在持续为股东创造价值方面。ASML通过资本配置和融资方法，在强大而灵活的资产负债表的支持下，专注于自身的业务投资。

资本配置：执行ASML长期路线图的投资，通过研发、资本支出重点投资自身业务；股东现金回报（每股可持续股息将随着时间的推移而增长，每季度支付一次；通过股票回购向股东返还多余现金）。

融资：维持充足流动资金，确保业务持续增长，并为现金流波动提供缓冲；维持以稳健投资级信贷评级为目标的资本结构。

在活动最后，ASML总裁兼首席执行官Christophe Fouque对ASML投资者日的重要内容进行了总结：

• 半导体产业仍然强劲，随着对超级计算机的大规模投资以及整个行业准备将人工智能应用于所有关键的未来应用，人工智能有望创造更多的机会。

• 我们的行业将需要重大的创新来解决人工智能预计的成本和功耗挑战，这将进一步推动行业路线图，使产品组合转向先进的逻辑和DRAM转变。

• 我们的客户仍然是我们的战略核心，我们相信光刻技术将继续处于他们创新的核心。我们还预计，先进逻辑和存储工艺中关键光刻曝光数量的增加将继续支持我们的客户应对挑战。

• 我们预计，我们的能力1)将我们的 EUV技术扩展到下一个十年；2)将整体光刻扩展到支持 3D前端集成；3)提高我们的DUV产品的性能和成本效益，将继续以灵活和多功能的产品组合来满足我们所有客户的需求。

• 我们将继续利用庞大且不断增长的系统安装基础(DUV，EUV)，在超过20年的生命周期内提供高价值的服务和升级。

• ASML重视强大的行业合作伙伴关系，这对我们的成功和我们在ESG领域的领导地位的集体承诺至关重要。

• 半导体行业的长期前景仍然充满希望，考虑到半导体在多个大趋势中扮演的关键任务使能者的角色。因此，我们预计全球半导体销售额将以9%的复合年增长率(2025-2030年)增长，到2030年超过1万亿美元。

• 这意味着每月78000片晶圆的增长，在2025-2030年期间。人工智能作为领先终端驱动器的崛起，也意味着从光刻支出的角度来看，晶圆需求模式发生了积极的转变。

• 出于战略考虑，我们预计到2030年，除需求驱动的新增产能外，晶圆总产能将增加5-8%。

• 我们预计先进逻辑和DRAM的发展将推动进一步的EUV光刻层和支出。对于高级逻辑，我们预计EUV Litho支出的复合年增长率为10-20%；对于DRAM，我们预计EUV光刻支出的复合年增长率为15-25%。

• 半导体终端市场的预期增长和未来节点光刻支出的增加，推动了对我们产品和服务的需求。

• 根据不同的市场和光刻方案，我们看到有机会在2030年实现约440亿欧元至600亿欧元的年收入，毛利率约为56%至60%。

• 我们预计将继续通过增加股息和股票回购相结合的方式，向股东返还大量现金。

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