👆如果您希望可以时常见面，欢迎标星🌟收藏哦~
来源：内容来自embedded，谢谢。
在先进电子产品领域，例如智能手机和计算机中的微型芯片，确保这些芯片正常工作至关重要。测试这些芯片的方法有很多种，目前用作最先进技术的三种重要技术是节能测试、多层和垂直芯片测试以及嵌入式核心组件测试。这些测试技术共同确保为我们的设备供电的芯片节能、更快、更可靠，从而使我们的电子产品更智能、使用寿命更长。
作为主题介绍的一部分，这里有一些可供理解概念的基础术语。
节能测试
指的是在测试过程中注重降低功耗以确保电子设备节能的测试方法。
随着芯片设计中不同部件的组合以及芯片本身的变小，它所能执行的任务也变得越来越复杂。这导致需要测试的数据量和测试芯片所需的时间显着增加。与正常工作相比，芯片在测试期间消耗的电量要多得多。
因此，芯片可能会变得过热，导致测试错误、可靠性问题、可用芯片数量减少（产量问题），或者在最坏的情况下损坏设备。这就是为什么人们越来越关注节能的测试方法，以防止这些问题。
下面介绍在测试过程中降低芯片功耗的主要方法。
低能耗自动测试模式生成（ATPG）方法专注于创建减少芯片中发生的活动量的测试模式，从而降低测试期间使用的功率而不影响芯片的尺寸或性能。
采用扫描设计的芯片节能测试方法主要包括四种技术：
第一种方法是在全扫描电路中添加一个控制模块，用于管理扫描电路中的输入信号，以减少电路中不必要的活动，从而有助于节省能源。
第二种方法称为扫描路径分段。它将扫描路径分成几段，这样可以在不延长测试时间的情况下降低测试期间的能耗。
第三种方法由 Whetzel 等人提出，他们引入了自适应电路来控制扫描电路中的信号流。这种方法允许独立控制每条扫描路径，从而减少能耗。
第四种方法侧重于增强时钟系统。例如，一种方法使用多个扫描路径，每个路径都有自己的时钟，以处理测试的不同部分。另一种由 Bonhomme 等人提出的方法是使用可以关闭的时钟（门控时钟）或由时钟树供电的时钟来更有效地管理不同的扫描路径。
测试数据压缩的节能方法旨在降低扫描过程中的功耗和测试过程中的测试数据量。目前，数据压缩方法主要有三种类型：
使用线性减压的方法。
使用广播扫描的方法。
使用基于代码的压缩的方法。
多层垂直芯片测试
这涉及测试垂直堆叠以节省空间和提高性能的复杂集成电路的功能和可靠性。
近年来，使用硅通孔 (TSV) 的多层芯片发展迅速，被视为具有众多潜在应用前景的有前途的技术。3D 芯片具有几个关键优势：缩短了组件之间的连接、降低了能耗、增加了可组装在一起的部件数量、减少了干扰并加快了电路的工作速度。该技术还可以创建具有多种功能的新设备和电路系统。
虽然 3D 芯片有很多好处，但也带来了一些技术挑战，尤其是在测试方面。其中一个问题是，虽然多层 3D 芯片可以实现更好的集成，但可用于测试的引脚数量仍然有限，因为它们只能放置在芯片的边缘。这种限制导致用于测试芯片内每个模块的资源减少，从而降低了控制和观察芯片电路的能力，从而使测试变得更加困难和复杂。
另一个挑战是，广泛用于连接 3D 芯片不同层的硅通孔 (TSV) 容易出现制造缺陷。当前的 TSV 制造工艺并非完美无缺，需要提高 TSV 产量。TSV 生产过程中引入的这些新缺陷使测试过程更具挑战性。
由于 3D 芯片的制作方式独特，测试起来更加复杂。3D 芯片测试流程主要有多个步骤：
键合前芯片测试：此步骤在将单个芯片堆叠在一起之前对其进行测试。目标是增加正常工作的芯片数量，并确保尽早发现任何有故障的芯片，以免它们进入 3D 堆叠过程。
键合中堆叠测试：此测试对部分堆叠的芯片进行，主要用于识别键合过程中可能出现的任何缺陷。
键合后堆叠测试：此步骤测试完全堆叠的芯片，以检查在晶圆减薄、对准和键合等过程中可能出现的任何新问题。它还确保 3D 堆叠和层间连接 (TSV) 正常工作。键合测试后，将考虑早期测试（键合前和键合中）的结果，以帮助降低总体测试成本。在此阶段，由于 3D 芯片更复杂，它还面临与热量相关的问题，因此优化测试设置以改善冷却非常重要。
封装测试：所有芯片层都堆叠完毕并完成最终封装后，完全组装的3D 芯片将经过最终检查，以确保一切按预期运行，然后才能出厂。对于 3D 集成电路 (IC)，在测试过程中，既要考虑传统的 2D IC 缺陷和故障模型，又要考虑 3D IC 特有的独特故障模型。主要有两个方面需要考虑：
与 TSV 互连相关的缺陷：硅通孔 (TSV) 问题可能在制造过程中、与下一层粘合过程中或 3D 堆栈的使用寿命期间出现。常见问题包括微孔导致连接不牢固、针孔导致短路、种子层去除不当导致 TSV 之间短路、氧化或污染导致的粘合质量问题、TSV 高度变化、芯片之间的颗粒以及粘合过程中的错位导致开路或短路。
3D 工艺导致芯片内部出现新缺陷：3D 制造步骤可能会引入标准测试无法发现的新缺陷。例如，晶圆减薄可能会产生电气特性下降、性能变化和产量降低等缺陷。热耗散和机械应力也可能导致缺陷，在紧密堆积的较薄芯片层中，热量会积聚，并且散热方式有限。堆叠中的不同材料可以以不同的速率膨胀和收缩，从而导致热应力，进而导致进一步故障。
内部（嵌入式）核心组件测试
在设备内进行片上测试以确保其正常运行。
图1：嵌入式核心测试硬件结构
随着集成电路技术的进步和设计技能的提高，现在可以将整个系统放在单个芯片上，即片上系统(SoC)。为了提高设计效率并加快产品开发速度，重复使用核心知识产权 (IP) 已成为 SoC 设计中的常见做法。然而，这种方法使测试带有嵌入式核心的 SoC 变得更加困难。
1997 年，嵌入式核心测试工作组成立，旨在制定测试这些嵌入式核心的标准。2005 年 3 月，IEEE 董事会批准了 IEEE Std 1500，这是一种简化测试这些嵌入式核心及其相关电路的标准方法。2005 年 7 月，美国国家标准协会 (ANSI) 正式采用了嵌入式核心测试标准，并于 2005 年 8 月发布。
测试 SoC 中的嵌入式内核需要确保在测试过程中可以有效控制和观察每个内核。可观察性意味着可以完全访问 IP 内核，这可以通过使用测试访问机制在 SoC 引脚和嵌入式内核之间传输数据来实现。这涉及将内核的数据宽度与 SoC 的数据宽度相匹配，这需要在内核周围设计一个测试包装器以适应不同的数据大小。可控制性是指控制 IP 内核的能力。要测试它，需要激活 IP 内核并将其切换到测试模式，然后在测试后返回正常运行。此过程涉及定义内核的运行方式以及管理它所需的控制命令。
基于嵌入式核的 SoC 测试的 IEEE 1500 标准主要由两部分组成：核心测试结构和核心测试语言 (CTL)。核心测试结构包括包装器、测试访问机制 (TAM)、测试生成器和测试响应器。包装器是围绕 IP 核的逻辑，提供标准的测试环境。测试访问机制用于发送测试信息，例如测试输入和输出。测试生成器创建测试指令，而测试响应器则分析和比较测试结果。
核心测试语言 (CTL) 是测试 IP 核时共享测试信息的标准方法。硬件测试包装器使用寄存器为 IP 核创建测试环境。这些寄存器分为三类：
包装器指令寄存器：将测试包装器置于测试模式并开始测试周围的核心。
包装器数据寄存器：包括用于管理数据传输的包装器边界寄存器和包装器旁路寄存器，为数据快速通过核心提供快捷方式。
核心数据寄存器：指被包装器包围的核心内部寄存器。
IEEE Std 1500 标准化了测试包装器和测试访问机制的接口，旨在简化核心测试和 SoC 级测试开发。为了支持核心测试的重用和 SoC 级测试的开发，IEEE Std 1500 工作组还成立了一个 CTL 工作组。该小组帮助描述各种核心测试所需的复杂时序信号以及如何在 SoC 级管理它们。共享的信息包括测试方法、模式、规范、测试数据、故障模型以及可测试硬件的详细信息。
结论
先进的半导体集成电路测试涉及几个关键领域，包括节能测试、多层3D芯片测试以及片上系统（SoC）中的嵌入式内核测试。
节能测试专注于降低测试过程中的功耗，以防止过热和芯片的潜在损坏。
由于堆叠了多个层，3D IC 测试面临着独特的挑战，其中硅通孔 (TSV) 中的缺陷和热管理是关键问题。测试过程涉及多个阶段，以便尽早发现缺陷并确保芯片性能正常。
SoC 中的嵌入式核心测试可确保每个核心都能被有效访问、控制和测试。IEEE 1500 标准提供了一个框架，可使用测试包装器、访问机制和特定测试语言来测试这些核心。
这些技术对于确保日益复杂和节能的现代芯片正常运行无错误至关重要。先进的半导体集成电路测试技术在确保电子设备的可靠性、效率和性能方面发挥着至关重要的作用。通过实施节能测试方法，解决测试多层和垂直芯片的挑战，并遵循测试嵌入式核心的标准，半导体制造商可以在优化测试流程的同时提高产品的质量和功能。
参考链接
https://www.embedded.com/advanced-semiconductor-integrated-circuit-testing-techniques
END
👇半导体精品公众号推荐👇
▲点击上方名片即可关注
专注半导体领域更多原创内容
▲点击上方名片即可关注
关注全球半导体产业动向与趋势
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
今天是《半导体行业观察》为您分享的第3935内容，欢迎关注。
推荐阅读
『半导体第一垂直媒体』
实时 专业 原创 深度
公众号ID：icbank
喜欢我们的内容就点“在看”分享给小伙伴哦
