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华为海思射频收发器芯片(FFY6633F1)

学术 2024-10-09 08:01 美国

1.HiSilicon FFY6633F1射频收发器的模拟前端的架构包括 3 个发射通道、16 个接收通道、3 个反馈通道和时钟生成网络。

2. FFY663F1 RFFE模块是一个7.6mm×7.6mm×0.67mm的倒装芯片球栅阵列（FC - BGA）封装，封装底部有412个焊盘，是单芯片封装，FFY663F1 RFFE芯片安装在两层印刷线路板（PWB）上。

3. 芯片尺寸为6.48mm×6.26mm（40.56mm²），从芯片密封处测量，或6.53mm×6.31mm（41.20mm²）为整个芯片。

4. FFY663F1芯片上观察到的金属3（M3）铜（Cu）金属最小间距为64nm，逻辑核心中的最小接触栅极间距为95nm，逻辑块中的最小鳍间距为48nm，这些关键尺寸和芯片特征表明它是使用中芯国际的14nm HKMG FinFET工艺在300mm晶圆上制造的。

5. LNA晶体管中的最小接触栅极间距为104nm，而逻辑核心中为95nm。LNA NMOS晶体管在源/漏区域具有外延硅，NMOS栅极在鳍的顶部附近长度为51nm，明显大于逻辑栅极长度30 - 40nm。

6. W填充的触点有4.2nm厚的TiN衬垫，触点衬垫边缘与栅极的最小距离为7nm。栅极由10 - 25nm厚的SiN栅极帽密封，栅极侧壁由SiOCN侧壁间隔物（SWS/SiO硬掩模（HM）/接触蚀刻停止层（CESL）SiN覆盖，厚度分别为5.5nm、2nm和3nm。

7. 栅极总高度为85nm，从鳍的顶部延伸25nm，相比之下，逻辑栅极总高度为91nm。

8. NMOS栅极具有多层结构，包括3nm厚的TiN盖在HfO和TaN ESL上（4nm厚），3.5nm厚的TiAIC填充作为N型功函数（NWF）层，3nm厚的TiN衬垫，以及钨（W）填充内部25nm的间隙。栅极边缘距离S / D外延硅边缘6.8nm。

9. 栅极围绕48nm标称间距鳍的44nm高度，给出有效栅极宽度（L）为98.4nm。鳍的物理高度为120nm，宽度从较宽的底部逐渐变窄到较窄的顶部。

T303263F1

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