千呼万唤始出来。万众期待的ZEN5架构处理器 终于在近期揭开了神秘的面纱。而要谈到这款处理器的性能表现，“内存潜力”是个绕不开的话题。
Chiplet的喜与忧
桌面端RYZEN采用了独特的Chiplet“芯粒”设计，AMD将处理器的I/O单元与计算模块相互分离。这家企业可根据实际需要，为二者采用不同的制程工艺，从而大大节约了生产成本。
然而，Chiplet结构也并非完美：除了带来积热以外，模块间的通讯同样是个问题。
R7-9700X的内存控制器位于I/O模块中，而八颗ZEN5核心则位于CCD计算单元，彼此之间通过Infinity Fabic总线进行通讯——而这条总线的频率，就成为了制约锐龙CPU的重大掣肘。
在AM5平台上，AMD将IF总线频率“FCLK”与内存控制器频率“UCLK”解藕，打造了独特的“AUTO：1：1”同步规则：内存控制器与内存频率仍然一一对应，但FCLK的数值则可以任意设置。
在这样的规则之下，IF总线的FCLK频率越高，内存效能便会越强。然而，由于使用了相同的6nm工艺I/O模块，ZEN5处理器的FCLK频率上限并无太多改善。
在ASUS ROG Strix B650E-I主板之上，搭配时下最新的3024版本BIOS，R7-9700X仅能将FCLK频率稳定在2167Mhz，稍强于前代ZEN4处理器：R7-7700的FCLK频率上限是2133Mhz。
强行抬高FCLK频率？“测试报错”便是AMD的回应。这仅33Mhz的进步，只能称之为“聊胜于无”。
超乎意料的变化
然而，这并不意味着ZEN5处理器的内存超频没有改善——事实上，它的特性相当不同，甚至可能颠覆一直以来的“超频铁律”！
如前所述，尽管FCLK频率已然解藕，但内存控制器“UCLK”仍需与内存频率保持1：1对齐——只有这样，才能确保数据同步传输，实现内存效能最大化。
UCLK频率同样存在上限。而就我所入手的这颗R7-9700X而言，它的内存控制器表现不能说是“进步甚微”，只能说是“毫无变化”——与ZEN4处理器完全一致，UCLK均仅能稳定在3100Mhz附近。
也就是说，倘若维持与内存控制器的1：1同步，DDR5内存的频率上限 就只能被锁死在6200Mhz之间（DDR5每时钟周期传递两次信息，因此等效为实际频率的2倍）。
这显然制约了“锐龙”处理器的内存效能上限，事实上成为了效能的制约。也正因此，AMD的建议是摆脱“同步频率”的桎梏，全力冲击“1：2分频”的异步极限！
工作在“异步分频”模式之下，UCLK频率将下降为内存频率的二分之一。这摆脱了内存频率的限制，但也将带来极高的性能惩罚——在前代ZEN4处理器上，工作在异步分频下的7200Mhz内存 效能甚至不及6000Mhz的同步模式！
盲目追求频率而罔顾实际表现，AMD是疯了吗？
事实上，在ZEN5处理器上，“必须同步”的铁律早已被颠覆。这里以一套6400Mhz的16Gbit M-die内存为例，我将在实际测试中给出证明。
“同步铁律”的颠覆
这套内存使用了来自海力士的16Gbit M-die颗粒：精于时序，但在高频表现上并不突出。也正因此，厂商为这套内存准备了6400Mhz CL32的低时序参数，显然是为AMD的同步模式而来，孰料ZEN5竟在此折戟。
无妨，M-die仍能工作在6200Mhz CL30的同步时序之下，频率稍低但性能依旧。此时的内存延迟为63.8ns，拷贝带宽达到了64.7GB/s。
而在3DMark Timespy测试中，核芯显卡取得了775分的成绩，处理器的得分亦高达14690分。
按照常理，这便是ZEN5平台的最优化参数。但当我们一反常规，将内存模式设定为“异步分频”，将海力士M-die推向7000Mhz CL32的效能极限之时——意想不到的变化发生了。
内存延迟不增反降，由63.8下降为62.4ns！拷贝带宽反而有小幅下滑，自64.7GB/s变化为64.0GB/s。
而当我们聚焦于3DMark测试中，分数的改变也能印证“异步”的影响：核心显卡的性能由775变化至773分，下降2分；但CPU得分自14690提升为14756分，提升66分——毕竟，在读写带宽面前，内存延迟显然更重要！
继续推进内存的极限。海力士A-die所取得的8000Mhz成绩，更毋庸置疑地宣告了效能的领先：核心显卡分数高达783分，CPU得分亦突破15000大关！
种种迹象表明，“分频”不再是“低效能”的象征，反而意味着更高的性能极限。
后记
时代，确实变了。困扰四代锐龙的“内存频率上限”，有望在ZEN5之上迎来终结。而在处理器的内存选择之中，思路或许已然完全不同。
低时序、低频率，也许已不再是AMD的最佳选择；高频率、高性能，或许才能满足ZEN5那如饥似渴的8发射次世代架构。
如对本文中的测试内容有任何疑问，欢迎随时与我交流！
