作者：Eric Persson，Francesco Di Domenico，英飞凌科技股份有限公司
高压（HV）氮化镓（GaN）晶体管的快速开关能力给 PCB 的布局带来了挑战。本文讨论了几个重要概念，旨在帮助用户了解 PCB 的布局挑战，并探讨了几个策略，以帮助用户优化布局，实现最佳的整体电气性能和热性能。
对使用高压 GaN 器件实现最佳性能感兴趣的开关电源（SMPS）设计工程师、PCB 布局工程师、技术人员和电子系统开发人员，可以参考。
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目录
1 引言
2 实际问题
3 详细了解硬开关中的半桥拓扑
4 互感和部分电感
5 封装电感：固定值还是取决于布局？
6 顶部散热式晶体管封装的优点
7 功率回路布局选项和结果概述
8 栅极驱动布局的注意事项
9 使用驱动法拉第屏蔽
10 优化高速 HV GaN 晶体管性能的主要建议摘要
1 引言
自从 40 多年前，第一款开关电源问世以来，PCB 的布局就一直是电力电子设计中不可或缺的一环。无论采用哪种晶体管技术，我们必须理解和管理 PCB 布局产生的寄生阻抗，确保电路正确、可靠地运行，而且不会引起不必要的电磁干扰（EMI）。
尽管现代的宽禁带功率半导体不像早期的硅技术那样，存在严重的反向恢复问题，但其较快的开关转换，会导致其换向 dv/dt 和 di/dt 比前代硅技术更加极端。应用说明对 PCB 布局提供的建议通常是“尽量减小寄生电感”，但实现这一点的最佳方法并不总是清晰明确。此外，并非所有导电路径都需要有尽可能低的电感：例如，与电感器的互连——显然该路径中已经存在电感。
当然，尽可能降低所有互连电感，并同时消除 PCB 上的所有节点到节点的电容是不可能的。因此，成功的PCB 布局的关键在于，理解在开关电子器件中，哪些地方的阻抗是真正重要的，以及如何减轻这种不可避免的阻抗带来的不良后果。
另一个复杂因素是，PCB 布局不仅涉及电气互连的优化，通常还需要热路径，后者与电气优化的目标相冲突。即使是像散热片这样的机械结构，在应用于 PCB 并仅用薄薄的热界面材料（TIM）隔开时，也会表现得像 PCB 组件的附加电气平面，并与电路的开关节点相互作用。
本应用说明将从解释基本原理开始：开关转换期间到底发生了什么，我们看到的瞬态电压和电流的因果关系是什么，以及电流到底流向何处。当我们思考电流的流向时，我们往往忘记考虑返回路径，而这一点非常重要。另一个重要概念是，如何看待电感：电感通常被视为回路中各个电感元件的累加——但并不一定全都相加：根据源电流和返回电流之间的几何关系，互感可能会改变极性，从而导致相减，而非相加。介绍回路电感、部分电感和互感的概念，将有助于我们解释和理解这种相互作用。
接下来，我们将介绍不同的功率级布局选项，以及每种选项的利弊权衡。这部分的总体目标是，了解尽可能减小电源回路电感的最佳方法。对于垂直安装在 PCB 上的传统通孔晶体管，晶体管封装的电感独立于PCB，这是因为它们成直角。对于 SMT 封装，封装电感本身与返回路径的布线方式有关，因此有很多布局选项和替代方案，来提高整体性能。
由于电源回路的设计涵盖了热路径和电气路径优化，因此本文介绍了顶部散热与底部散热晶体管封装的选项和权衡。最后，本文解释了栅极驱动电路的设计、布局和布线，及其“隐藏”的电流路径。
2 实际问题
电力电子电路的物理布局和封装增加了“寄生”元件，包括：寄生电阻、寄生电容和寄生电感。这些寄生元件会导致意外行为和不良后果，例如：电路故障、电磁干扰（EMI）、振荡，甚至在严重时还可能导致交叉传导或“直通”，从而导致晶体管失效。寄生电阻效应是相对容易理解的——特别是相对于直流电流来说。尽量降低寄生电阻的解决方案是，使用更多的铜，来增加总载流横截面。如果是高频交流电流，由于趋肤效应，情况则更加复杂。对于 PCB 集成磁性元件，则需要仔细思考趋肤效应和邻近效应，不过这不在本文的讨论范围内。
寄生电容的概念也非常简单。特别是在 PCB 这样的结构中，铜层形成平行板，中间夹着薄薄的介电层。我们可以使用简单的 2D 工具来估算寄生电容：
寄生电感则不同：基础电路课程告诉我们，电感是分立元件，像串联电阻一样相加。然而，在更高级的电磁学课程中，我们学到，电感通过互感相互作用，互感可以增加或减少总电感，具体取决于几何形状和电流的流动方向。此外，我们往往无法很好地估算布局的电感值，也无法确定开关电路所需的 dI/dt 幅度——多大的幅度会产生问题？
这些布局问题对于电力电子器件而言已不是新鲜事，但具有低电荷且无反向恢复的 GaN 晶体管，缩短了开关转换时间。快速开关晶体管主要引发了两个相关问题。GaN 的高跨导与低栅极电荷相结合，可导致极快的开关
为什么快速 dI⁄dt 和 dV⁄dt 问题重重？一方面，快速导通 dI/dt 可以缩短开关时间，从而减少损耗，因此是可取的。但出现问题的主要原因是，寄生电感元件上出现 L dI⁄dt 感应电压。这种不良影响通常出现在主换向回路，或栅极驱动回路中。在电源回路中，过压会增加 EMI 问题，并对晶体管产生高压应力，从而降低可靠性。在栅极回路中，L dI⁄dt 感应电压会减去施加的栅极电压，从而减缓开关速度，但也可能导致
3 详细了解硬开关中的半桥拓扑
半桥拓扑广泛应用于电力电子领域，是“图腾柱”无桥功率因数校正（PFC）、全桥 DC-DC 转换器、LLC转换器、逆变器等的基础。由于 GaN 具有低输出电荷，没有体二极管恢，因此是半桥拓扑的理想晶体管之选，并且可以在硬开关或软开关中使用。本文将半桥拓扑视为一个双端口网络，如图1 所示。
电路左侧是代表电压端口，代表直流总线。直流总线电压应保持稳定——尽管在晶体管开关时，会发生电流瞬变。功率传输是向左还是向右并不重要；无论在哪种情况下，总线都应保持稳定。电路的右侧是电流端口。在此处，电感电流仍应保持稳定——尽管开关节点上可能出现电压瞬变。这个区别非常重要，因为它表明寄生电感对左侧回路非常重要——以最大限度地减少晶体管上出现的
另一个有助于理解开关行为的概念是：强制函数。快速变化的电流会产生感应电压
现在，我们来思考半桥拓扑的开关瞬态现象。图2显示了一个半桥的脉冲测试设置：Q2 是有源开关，Q1 是同步整流器。这个开关波形显示了 Q2 的硬开关导通，然后是其关断（基本上是零电压开关（ZVS））。这模拟了图腾柱 PFC 在连续导通模式（CCM）下的典型电路操作。在这两种情况下，初始电感电流均为 10A，总线电压为 400 V。
28 A 峰值下方、10 A 电感电流线上方的区域代表了 Q2 需要放电的电荷。这个电荷是
注意：开关过程中的瞬态电流很难测量，进行仿真时，需要添加精确的寄生元件。在这种情况下，峰值电流比电感电流高 18 A，导通时的上升速率约为 9 A/ns。这是在专用 GaN测试装置和表征平台上测得的典型值，其中导通
4 互感和部分电感
在讨论如何最大限度地减小 PCB 布局上的寄生电感之前，我们先回顾一下电感的概念。以一根由导线制成的单层回路为例，直径为 100 mm。使用阻抗分析仪测量该回路的电感约为 250 nH。你可以通过在回路周围串联 n 个小电感器，来建立一个分段线性模型，如下图a 所示。
这种变化可以用部分电感的概念来解释[1]。每一段的𝐿𝑛值等于它在自由空间中的固有电感（部分电感），加上附近段的互感 M 的影响。请注意，互感具有大小和符号，因此可以增加或减少固有电感。在上图b 的示例中，L1 和 L8 中的电流流向相反，因此互感会减去每个段的部分电感。这同样适用于图中的所有其他配对。例如：电力电子工程师通常会在设计具体的变压器时考虑互感，但如果只考虑 PCB 上的导电轨道时，互感似乎就不那么明显了。
如上图所示，比较圆形回路与扁平回路电感变化的另一种同样有效的方法是，应用安培定律，并注意：由于回路面积缩小，连接的磁通也减小，从而导致电感降低。这两种方法是以不同的思考方式来思考同一情况，二者均有效。
我们接下来在 PCB 布局中进行相同的导线回路实验，如图4所示。回路从 Cbus+开始，到 Cbus-结束（+BUS 和 GND 电源回路）。电感元件分别是晶体管封装中的焊线、引线框、PCB 上的铜段等。比较图4和 图5所示的两种不同层间距离，可以清楚地看出，当表面电流和返回路径电流之间的距离最小时，互感最大。这也与最小回路面积一致。
5 封装电感：固定值还是取决于布局？
通常，计算而得的晶体管封装电感只是部分电感——未假定封装外部存在互感。换言之，指定的封装电感基于这样的假设：返回路径无限远，并且不会影响部分电感。对于 TO-220 和 TO-247 等直插式封装，这种假设是有效的，因为封装通常垂直安装在 PCB 上，并且电流路径是正交的（因此没有互感）。但如果是表面贴装的封装，经过优化的电流返回路径将显著降低封装的有效电感。
互感（或较小的回路面积）使总回路电感变得非常小。事实上，使用 3D 有限元分析，计算而得的几何形状的回路电感仅为 2.8 nH。然而，晶体管模型中的总封装电感却显示，每个晶体管为 2.1 nH。这是封装的部分电感如何产生误导的一个理想例子，因为它忽略了前文讨论的返回路径的影响。我们对此的解释是，2.1 nH 的封装电感会因为如图所示的返回路径的互感而降低。虽然这个示例中的回路电感非常低，但要在实际的功率转换器中，使用这种布局，却存在一个根本问题。如果没有在 Q1 下方的接地返回路径上开个大孔，我们就没有空间来插入热过孔，来给 Q1 散热。图7说明了这个问题。
图8 所示的单侧返回路径确实使栅极焊盘保持在开放状态，并且易于在 PCB 的两侧进行连接。如果在晶体管的栅极侧添加第二条并联接地返回路径会怎样？该示例如图9 所示：现在我们有了两个并联的横向回路，因此，并联组合应该会减小横向回路电感——事实也确实如此。图9 的双侧返回路径的总回路电感为 6.2 nH。这仍然是图6 一倍以上，但相对于单侧返回路径，已经有了明显改进。
前几种采用底部散热封装的布局选项，都需要在电气布局上做出妥协，以便容纳晶体管散热所需的热通孔。为每个晶体管添加 100 个或更多的热通孔，不仅会影响电气布局，还会增加成本：因为每次钻孔（特别是小直径的钻孔）都会增加 PCB 的制造工艺成本。
另一个选项是，顶部冷却晶体管封装。有时，这些封装不过是将相同的底部冷却器件的引线弯头翻转过来。但在大多数情况下，顶部冷却晶体管是专为优化 GaN 晶体管的热性能和电性能而设计的。图10显示了相同的半桥布局示例，但这次使用了 TOLT 封装。
另一种选择：如果有足够的空间将 C1 和 C2 与晶体管位于 PCB 的同一侧，那么 图11 中的布局可以提供出色的低电感功率回路。尽管返回路径在横向上延伸得比 图10 更长，但层间距离要小得多（例如：0.18 mm），使得整体回路略优于 图10。
此处所示的顶部冷却封装示例没有电气隔离的散热片——它是源引线框的一部分，因此与源电位进行电气连接。这个金属是可焊接的，因此可以直接将单独的铜散热器焊接到每个晶体管上。此外，热界面材料也可用于许多其他的散热器选项。
7 功率回路布局选项和结果概述
我们可以将所有这些 SMT 布局选项都与标准 TO-247 封装进行比较，以了解总回路电感，并估算半桥电路的电压过冲（如先前讨论，假设 9 A/ns 𝑑𝐼⁄𝑑𝑡）。如 图12所示，最佳情况下的 TO-247 布局，可产生约 15 nH的总回路电感。
表面贴装 TOLL 布局具有单侧返回路径，是低电源回路电感的次优选择。图12 显示，在施加 9 A/ns 电流时，布局电感将导致 81 V 过冲电压——恰好达到 480 V 峰值的设计目标（假设总线电压为 400 V ）。通过在栅极侧添加并联返回路径（TOLL 双返回路径），回路电感现在足够低，过冲电压为 54 V，提供了一些额外的余量，这样即便总线被增加到 420 V，增加的 54 V 过冲电压仍将保持在 480 V 的设计目标以下。图12中的所有三个底部布局都具有足够低的回路电感，为顶部或底部冷却封装提供了合适的选择。
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8 栅极驱动布局的注意事项
GaN 晶体管的阈值电压较低，通常在 1-2 V 的范围内。此外，完全导通的
最大的一个挑战在于，在漏极电压上出现快速上升的𝑑𝑉⁄𝑑𝑡时，保持栅极关断。使用单独封装的晶体管和驱动器几乎不可能使栅极驱动回路具有足够低的阻抗。这就是在分立设计中使用负栅极偏置的主要原因：提供足够的余量，以使栅极反弹电压在开关瞬态期间不会超过阈值。
我们也可以使用前文讨论过的电源回路电感概念，来优化栅极回路。图13 显示了连接到 TOLL 封装晶体管的栅极驱动 IC 的布局示例。就像优化电源回路一样，其思路是，使用一对间距较小的 PCB 层，来将互感最大化（尽可能地减小回路面积和栅极驱动回路电感）。此示例包括与 GaN HEMT 的 GIT 版本一起使用的 RC网络，包括驱动器上单独的拉电流和灌电流引脚的单独的
最右侧是 6 引脚栅极驱动器封装 U1 及其电源旁路电容器 C3。4 个 RC 元件与 GIT 的栅极引脚一致，都位于表层（红色）。GIT 的 KS 引脚是返回路径的参考点，由第二层（深棕色）的多边形覆铜定义。返回路径的终点位于 U1 和 C3 的“GND”连接点。图14 更加清楚地显示了没有元器件本体的布线，包括将 KS 引脚以及驱动器的 GND 连接到平面的通孔。这种栅极驱动布置和布线方法为使用分立栅极驱动器件（未集成到晶体管封装中）的设计，提供了最佳的整体性能。请注意，栅极驱动返回平面使用第二层，与左侧的电源回路返回平面相同。因此，这种栅极驱动布局的实现只能用于前文描述的电源回路的单侧返回路径（因为栅极驱动返回平面占用的空间，与额外的电源回路返回路径所需的空间相同）。如果需要使用双侧返回路径的低电感电源回路布局，则需要对栅极驱动器采用另一种布局。
第二个问题更具挑战性：高边栅极驱动电路位于直流总线接地平面的正上方。尽管电容可能相对较小，但ΔV 很大——相当于整个总线电压。此外，该电容上的 dv/dt 是开关节点的快速 dv/dt。寄生 PCB 电容简图在 图15 原理图中以红色标出。这种类型的布局很可能会出现问题，这是因为电荷会在每个开关边缘注入栅极驱动电路。
我们举个例子，这在 PCB 布局的过程中，是经常必须做出的折衷或权衡之一：优化栅极驱动布局可能会导致电源回路不太理想。反之亦然，优化电源回路可能会产生栅极驱动布局问题。因此，我们需要考虑另一种栅极驱动布局方法：保留电源回路的双侧返回路径，并将栅极驱动回路移到 PCB 的背面。然后，栅极驱动回路需要有通孔，来连接晶体管。并排通孔可提供相当低的阻抗，而且电路板的背面距离接地平面更远。这个方法看似非常有前景，不过也有其他层可以提供独特的解决方案。
9 使用驱动法拉第屏蔽
由于栅极驱动电路位于 PCB 背面，因此第三层可用作返回平面。这样做的目的是，尽可能地减轻栅极驱动电路与总线接地平面之间的共模电容的影响。如果在第三层（青色）上添加地平面，并将其连接到开关节点，则电容值会发生变化，对电容进行充放电的电流路径也会发生变化。
开关节点被视为高边的“本地接地”。在第三层添加平面，与在 图13 中为栅极驱动电路添加返回平面并没有实质性区别；电路和平面之间的电容相同。然而，第三层的平面将栅极驱动电路与问题重重的总线接地电容隔离开来。总线接地电容并没有消失，它现在位于两个低阻抗平面之间，而不是耦合到栅极驱动电路及其器件。因此，栅极驱动电路只能“看到”到与其自身本地公共端之间的电容，而不是与总线接地平面之间的电容。因此，对平面间电容进行充放电所需的电流，直接来自低阻抗开关节点，完全绕过了栅极驱动电路[2]。
图17 描述了一个典型的示例。高边栅极驱动电路通过信号隔离器和 DC-DC 变压器（或者自举二极管的结电容）与低边接地电容耦合。尽管这些电容通常只有几 pF，但也有一些用于栅极驱动的 DC-DC 转换器，其隔离栅电容超过 50 pF。如 图17 右所示，当半桥电路能够在几纳秒内切换 400 V 的电压时，每一 pF 都很重要。在 100 V/ns 开关变化速率下，每个 pF 会产生 100 mA 的峰值共模电流。然后，注入的尖峰电流必须通过低边电路返回到总线接地，沿途可能会导致逻辑或其他电路出现故障。
为了更好地理解寄生电容充电/放电电流引起的问题，我们以 图18 所示的系统为例。开关节点是低阻抗驱动点（驱动快速开关转换），见红色部分。另外，橙色部分也都与该节点连接。不同之处在于，橙色部分都是间接驱动的——通过晶体管的 KS 引脚。KS 引脚只是差分栅极驱动回路的一部分，通常与栅极一样只是一根键合线。由于在晶体管封装内的距离较近，G 和 KS 键合线具有较小的回路面积和互感，有助于尽可能地减小总栅极回路电感。
然而，当通过 KS 键合线的电流与栅极键合线不共用时，就不会产生互感抵消，因此，会在栅极回路内产生差模电压。随着开关节点电压上升，KS 键合线上的电压降会降低施加的栅极驱动电压，从而减缓了开关转换速度。这种效应实际上可以降低开关速度，抵消开尔文源封装的优势，方式与共源电感减缓传统三引脚晶体管封装的开关速度一样。
图18 中显示的另一个问题是开关节点分散。我们的建议是最好保持开关节点紧凑，以便：1）尽可能地降低电容；2）防止辐射和电容耦合到电路的其他部分。最好不要将栅极驱动 DC-DC 转换器放在单独的电路板上，而是放在功率级旁边——与半桥位于同一 PCB 上。
应避免出现 图18 所示的情况。在整个系统中布置橙色走线，会导致沿整个路径出现分布式电容耦合，并导致信号辐射到多个 PCB 路径上。在辅助电源卡上，存在跨隔离变压器的附加电容——导致注入的电流通过主PCB 返回到地——可能会在途中引发噪声和干扰问题。
10 优化高速 HV GaN 晶体管性能的主要建议摘要
下表总结了本文讨论的要点。
表 优化高速 HV GaN 晶体管性能的建议和进一步考虑事项
遵循本文所述的建议以及上表总结的建议行事，将有助于设计人员通过高性能 GaN 技术获得最佳性能。
参考文献
[1] Clayton, Paul: Inductance: Loop and Partial; Wiley; 2010
[2] Persson, Eric: PCB Layout Techniques for Optimizing Performance of Surface-Mounted Wide-Bandgap Power Electronic Circuits; IEEE APEC 2022; Seminar S02
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