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半导体行业研究人员长期以来一直预测需要更好的晶体管通道材料来取代硅，但硅器件的持续改进足以推迟这种变化。
硅继续提供无与伦比的器件性能、可制造性和成本效益组合。然而，近年来，“硅通道的终结”变得越来越可能。晶体管需要更薄的通道来保持足够的静电控制，但随着厚度降至 3 纳米以下，表面散射会导致通道电阻急剧增加。
二维半导体似乎是最有可能的替代方案。它们没有平面外的悬空键，从而最大限度地减少了表面散射。特别是过渡金属二硫属化物 (TMD)，它形成的晶体中夹有钨或钼等过渡金属，夹在硫、硒或其他硫属元素层之间。过去几年，TMD 在实验室中取得了重大进展，但在材料生长、集成和制造方面仍面临重大障碍。
当然，硅通道的发展并非停滞不前。imec 研发副总裁 Gouri Sankar Kar 在接受《半导体工程》采访时指出，CFET 架构（将 PMOS 和 NMOS 晶体管置于单个垂直结构中）可能将硅的扩展时间延长长达二十年。此外，Kar 指出，替代通道材料的性能不足以匹敌硅，甚至无法略微提高性能。拟议的硅替代品还必须能够与硅的可制造性和成本相匹配。2D 材料要实现成本平价还有很长的路要走。
首先，制造高质量的晶体
要采用替代通道材料，制造商首先必须能够制造它。
晶圆厂需要在 300 毫米晶圆的整个区域内保持一致的质量。长期以来，最好的 2D 半导体器件在很大程度上使用从块体材料中剥离的薄片。尽管现在最好的 CVD 薄膜的性能可以与薄片媲美，但 CEA-Leti 研究工程师 Lucie Le Van-Jodin 解释说，它们是在 600°C 以上的温度下在蓝宝石和石英等基板上生长的。即使有种子层，在任意基板上实现良好的质量生长仍是不可能的。在更温和的温度下生长的薄膜往往具有更小的晶粒。
从生长晶圆到目标晶圆的层转移是一种成熟的工艺。然而，对于 2D 半导体，转移的层只有三个原子厚。皱纹、空隙和其他缺陷会降低薄膜质量。在今年的 VLSI 研讨会上展示的一项研究中，S. Ghosh 和 imec 的同事通过仔细优化键合前沿减少了转移相关的缺陷。然而，转移过程中使用的粘合剂会留下碳残留物，这些残留物很难在不造成损坏的情况下去除。[1]
与此同时，英特尔报告的研究发现，亚阈值摆幅性能（英特尔设备中约为 88 mV/十倍）主要受碳污染影响。[2] 减少电介质厚度并没有改善其结果。
没有必要用 2D 半导体覆盖晶圆的整个区域，只需覆盖晶体管通道即可。这就是选择性生长方法背后的想法。中国科学技术大学的 Guixu Zhu 及其同事表示，通常，2D 半导体的选择性生长始于沉积和图案化种子材料，例如金属钨或 Al 2 O 3。[3] 2D 材料优先沉积在种子层上，而不是周围的 SiO 2。在具有相同 CVD 参数的未图案化基板上，该小组在 Al 2 O 3上实现了 96.2% 的 MoS 2覆盖率，而 SiO 2上的覆盖率仅为 10.8% 。然后，他们使用图案化的 Al 2 O 3三角形作为 MoS 2生长的成核位点。所得材料的迁移率高达 62.8 cm 2 /V-sec，尽管平均迁移率值仅为 43 cm 2 /V-sec。
不过，英特尔首席研究工程师 Kevin O'Brien 在今年西雅图材料研究学会春季会议上的发言中指出，即使是“良好”的结果也显示出一定程度的变异性，这让工艺工程师感到恐惧。硅晶体管中晶界的预期数量为零。前沿硅晶体管的预期亚阈值摆幅接近 60 mV/十年，这是理论极限。虽然实验室研究的冠军设备前景光明，但 O'Brien 表示，如果没有更好、更一致的薄膜质量，二维半导体根本无法制造。
其次，制作接触和栅极电介质
当前的 2D 材料可能还没有准备好迎接黄金时段，但它们足以让我们更深入地探索器件集成问题。其中最严重的问题之一是需要可靠的低电阻接触。与通道长度一样，接触长度需要与器件栅极间距成比例。据台积电的 Wen-Chia Wu 及其同事称，当接触长度降至 10nm 以下时，接触电阻会急剧增加，从欧姆行为转变为类肖特基行为。 [ 4] 在早期的工作中，同一小组将传输长度（通道电流下降到其基线的 10% 的距离）确定为限制接触电阻的关键参数。 [5] 反过来，传输长度在很大程度上取决于接触/通道界面处的隧穿距离。Wu 表示，无论采用何种工艺方案或使用何种材料，高质量的接触都取决于非常干净、非常光滑的界面表面。欧姆行为和短的传输长度意味着需要范德华接触，其中接触金属和半导体之间存在明显的分离。
CEA-Leti 的 Le Van-Jodin 指出，最成功的接触金属是铋、锑和铟，它们都是集成电路制造领域的新材料，而且熔点都相对较低。在 Ang-Sheng Chou 报告的工作中，另一个台积电团队发现，当锑接触 MoS 2晶体管时，通道和接触电阻都取决于栅极电压引起的载流子密度。 [6] 器件设计人员更喜欢具有固定掺杂和稳定电阻值的接触，但这个问题至今尚未解决。
沉积可靠的栅极堆叠（如接触形成）具有挑战性，因为 2D 材料表面提供的成核点非常少。到目前为止，大多数设备演示都将 2D 材料置于预制底部栅极结构的顶部。英特尔研究工程师 Wouter Mortelmans 指出，具有对称顶部和底部栅极的全栅极设计更具商业可行性。他们从这种设计中获得的最佳结果是 86 mV/decade 的亚阈值摆幅，栅极长度为 34 纳米。与接触形成一样，有效的表面清洁和碳残留物去除至关重要。
商业上可行的设备也需要图案化。实验室研究往往最多涉及几十个广泛分布在基板上的设备，而不是现代集成电路中看到的数百万个密集排列的晶体管。Le Van-Jodin 观察到，2D 材料通常不会牢固地粘附在下面的基板上，无论它是什么。湿法蚀刻工艺有使其分层的风险。等离子蚀刻有损坏表面的风险，而通常保护硅 CMOS 工艺中表面的保护性蚀刻“聚合物”很难去除。首先沉积保护性氧化层，然后对组合堆栈进行图案化是一种潜在的解决方案。
接下来是应用——也许
薄膜质量、接触质量、栅极氧化物沉积和图案化的改进仍然不会带来互补逻辑。PMOS 和 NMOS 器件依赖于不同的通道材料，最常见的 PMOS 是 WSe 2，NMOS 是 MoS 2或 WS 2。虽然有可能通过垂直堆叠两个器件来创建类似 CFET 的结构，但将 PMOS 和 NMOS 器件并排放置极其困难。
考虑到成功实现 2D 半导体 CMOS 通道的障碍，硅的近期前景一片光明，这也无可厚非。业界还有时间在要求较低的应用中开发 2D 晶体管。例如，imec 的 Kar 观察到电源电路占总电路面积的 5% 到 7%，而前沿设计已经设想将电源分配移至晶圆背面。使用层转移来构建 2D 电源开关可能比在背面沉积硅更容易，而且电源电路的尺寸要求也较低。
在他的 MRS 发言中，奥布莱恩引用了沃尔夫冈·泡利的话：“上帝创造了体积。表面是魔鬼发明的。”在二维材料中，没有体积。它们提供的魔鬼表面看起来很有希望，但仍有大量工作要做。
参考
1.S. Ghosh 等人，“通过 300mm MX2 干式转移实现 EOT 缩放 - 迈向可制造工艺开发和设备集成的步骤”，2024 年 IEEE VLSI 技术和电路研讨会（VLSI 技术和电路），美国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631364。
2.W. Mortelmans 等人，“使用具有缩放接触和栅极长度的单层 MoS2 和 WSe2 在 GAA 2D NMOS 和 PMOS 中创下性能记录”，2024 年 IEEE VLSI 技术和电路研讨会（VLSI 技术和电路），美国夏威夷檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631395。
3.G. Zhu 等人，“通过直接在硅晶片上进行选择性区域 CVD 生长实现基于单晶单层 Mos2 阵列的高性能晶体管”，2024 年 IEEE VLSI 技术与电路研讨会（VLSI Technology and Circuits），美国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631381。
4.W. -C. Wu 等人，“论具有单层 MOS2 通道的晶体管的极端缩放”，2024 年 IEEE VLSI 技术与电路研讨会（VLSI Technology and Circuits），美国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631401。
5.W. -C. Wu 等人，“单层 2D 通道晶体管中具有低接触电阻的缩放接触长度”，2023 年 IEEE VLSI 技术与电路研讨会（VLSI Technology and Circuits），日本京都，2023 年，第 1-2 页，doi10.23919/VLSITechnologyandCir57934.2023.10185408。
6.A. -S. Chou 等人，“面向具有过渡金属二硫属化物通道的缩放 CMOS 的集成模块的状态和性能”，2023 年国际电子器件会议 (IEDM)，美国加利福尼亚州旧金山，2023 年，第 1-4 页，doi：10.1109/IEDM45741.2023.10413779。
原文链接
https://semiengineering.com/2d-semiconductors-make-progress-but-so-does-silicon/
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