台积电计划在2026年底前推出其A16 1.6nm工艺，并为其3Dblox技术制定IEEE标准。
台积电在本周举行的开放创新平台（OIP）会议上表示，2nm工艺将在2025年投入生产，继今年早些时候的早期流片之后，还将推出一个名为N2P nanoFlex的变体，该变体提供短标准单元选项以减小面积和提高功率效率，或高单元以提升性能。
这将使能效比基础2nm工艺提高12%，而A16将在与N2 nanoFlex相同密度的情况下提升30%的能效。
关于3Dblox标准化的项目授权请求审查正在进行中，编号为IEEE P3537，预计将在2024年12月正式宣布。
台积电表示，3D系统集成芯片（SoIC）将是2nm和16A设计的关键。
先进的3D堆叠芯片将被集成到2.5D CoWoS工艺中，用于下一代AI计算，而一个包含SoIC和12个HBM4内存芯片的9光罩CoWoS预计将在2027年获得认证，高于2025年使用2nm和3nm芯片的5.5光罩设备。
博通ASIC产品部研发与工程副总裁Greg Dix表示：“博通于2024年9月成功推出了业界首款Face-to-Face 3D SoIC。该设备采用台积电的5nm工艺、3D芯片堆叠和CoWoS封装技术，将9个芯片和6个HBM堆栈集成在一个大封装中。这为预计在2025年实现的大量3D-SoIC量产铺平了道路。博通将继续使用3Dblox，这对于3D IC设计流程中EDA工具的互操作性来说是一个可喜的进步。”
3Dblox
3Dblox的最新版本经过进一步发展，可以通过早期规划功能有效处理大型3D IC设计。
EDA AI引擎可以充分探索电气和物理设计空间，复杂的3D IC设计可以高效且成功地划分为单个2D IC设计，以最大化生产力。热耦合意味着3D IC系统在时序、功率、电迁移/IR降（EMIR）和热分析之间有更强的依赖性。多物理场分析通过在相同数据库下无缝集成多个分析引擎，大大减少了设置工作，数据传递更轻松，收敛控制更精确。
早期布局设计规则检查（DRC）：芯片的旋转、翻转和投影是一个复杂的过程，在3D环境下，DRC可能会变得复杂。此新功能可识别正确布局所必需的关键3D布局规则，从而有效地将规划与最终实施检查分离开来。
自动对准标记插入：随着3D集成尺寸的增大，需要更多的对准标记用于工艺控制。台积电实现了完全自动化的正确构建流程，通过芯片旋转、翻转、投影或光学缩小消除了计算每个对准标记坐标的复杂性。这种新方法极大地简化了对准标记插入流程。
3Dblox早期芯片-封装协同设计通用约束：行业在芯片-封装协同设计的早期阶段缺乏通用协议。3Dblox通用约束格式通过提供所需约束的正式定义来填补这一空白，以促进团队之间的精确沟通，并确保封装和集成规则的快速收敛。
台积电正在与合作伙伴合作，应用生成式AI来提高设计生产力，使用大型语言模型（LLM）进行工作流程、运行辅助流程脚本和寄存器传输级（RTL）设计与调试，以及知识辅助工具和使用流程查询。这种方法有助于显著提高设计生产力，加快从创意到成功设计的进程。
台积电还与电子设计自动化（EDA）合作伙伴合作，将AI应用于数字设计金属方案优化、单元库和EDA设置优化、模拟设计迁移、模拟电路优化和3D IC设计空间探索等设计工作。AI驱动的工作流程简化了布局规划过程，以优化热、信号和功率完整性，从而最大化系统性能和结果质量（QoR）。
“这些方法突出展示了我们如何与OIP合作伙伴紧密合作，从模拟设计迁移到3D IC设计空间探索，以实现AI芯片设计的未来，”台积电的Kochpatcharin表示。
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