随着摩尔定律的放缓与面临微缩物理极限，半导体巨擘越来越依赖先进封装技术推动性能的提升。随着封装技术从2D向2.5D、3D推进，芯片堆迭的连接技术也成为各家公司差异化与竞争力的展现。而“混合键合”（Hybrid Bonding）被视为芯片连接的革命性技术。
混合键合：优势与挑战并存
混合键合在先进封装领域越来越受欢迎，因为它提供了功能相似或不同的芯片之间的最短垂直连接，以及更好的热、电和可靠性结果。
其优点包括互连缩小到亚微米间距、高带宽、增强的功率效率以及相对于焊球连接的更好扩展。但是，尽管一些芯片制造商在大批量制造（HVM）中确实拥有混合键合技术，但目前该工艺的成本太高，无法大规模采用。而且由于混合键合将前端和后端生产线连接在一起，因此芯片放置等组装工艺现在必须满足前端规格。
其他挑战包括需要更好的铜平整度均匀性、更快的芯片到晶圆（D2W）放置和更好的精确性、多个键合和解键合载体带来成本增加以及更低温的退火能力。最后，必须降低颗粒水平，尤其是在芯片放置和切割步骤中。
Brewer Science首席应用工程师Alice Guerrero表示：“要成功地将混合键合进行大批量生产，需要解决与缺陷控制、对准精度、热管理、晶圆翘曲、材料兼容性和工艺吞吐量相关的挑战。”
人工智能（AI）芯片组和模块是混合键合和先进封装的巨大驱动力。它们的高性能和高价格有助于推动行业发展。事实上，DRAM制造商正在评估从热压缩焊球键合转向混合键合的净收益（见图1）。混合键合之后的下一代扩展是顺序3D集成，其中键合甚至延伸到薄膜。
混合键合是将SoC分解为更模块化的芯片组技术的关键推动因素。比利时微电子研究中心imec高级研究员、研发副总裁兼3D系统集成项目总监Eric Beyne表示：“我们对单片IC进行了某种分解，将拥有专门的技术，例如用于SoC、逻辑和I/O设备的逻辑和SRAM内存。”“我们需要推动一种看似单片或完全集成的解决方案，在这种解决方案中，你看不到不同设备之间的界限。我们必须打破这种障碍，即脱离芯片会在带宽或能源使用方面造成的损失。”
高带宽存储器（HBM）制造商可以转向混合键合或熔融键合（介电质到介电质），但存在缺点。“熔融键合目前确实是一种经过验证的300mm晶圆制造工艺，这种键合对HBM非常有效。”EV Group（EVG）业务开发总监Thomas Uhrmann表示，“HBM目前堆叠12层芯片，制造商很快就会增加到16层。但由于每个芯片的性能并不相同，因此基本上最薄弱的环节限制了整个堆栈的性能。这不仅仅是产量问题，因为DRAM晶圆的产量非常好。速度分选实际上是一个很大的障碍。需要实施预排序才能进行补偿。”
此外，混合键合还面临一大挑战——散热。混合键合的新功率密度水平需要新的方法来释放热量。imec的研究人员利用3D打印技术开发了微流体冷却技术。采用这种方法，通道的直径很重要。
“在100~300μm时，水可以更自然地流入结构，产生直接流向芯片背面的水射流，像淋浴喷头一样直接冷却系统。”Beyne说道。他指出，通过用交织的针翅结构对芯片背面进行额外修改，热传输进一步减少，实现10W/㎡-K的传热系数值。“总体而言，冷却可以将芯片温度降低约50℃。”
每次将混合键合工艺缩小到更小的线宽和间距时，键合强度和对准度都必须提高。键合强度需要更好，晶圆的平整度也需要更好，这在很大程度上取决于晶圆厂的化学机械抛光能力。
在制造过程中，焊料凸块的间距为45µm。“晶圆对晶圆键合提供了一条通往400nm和200nm间距的路径，但芯片对晶圆的键合稍落后于它们，在10~1µm的范围内，这可能是该技术的最优点。”Beyne说道。
混合键合技术发展拥有强大的驱动力
晶圆对晶圆键合方案是用于CMOS图像传感器混合键合的首个技术，其中像素阵列芯片与逻辑芯片键合，以最大化背面照明面积。现在，其他应用也开始采用这种办法，结合了处理器/缓存、3D NAND、MicroLED以及用于ChatGPT等大型语言模型（LLM）应用的AI模块。
小芯片（Chiplet）集成在先进封装中提供了新的灵活性。“在先进封装中，你可以定制系统。”Tignis首席执行官Jon Herlocker表示，“你可以说，‘这部分逻辑非常复杂，所以我将在300mm代工厂的先进节点上进行这项工作，但我将从一个或多个更成熟的节点中获取其他功能并将其放在同一个封装上。’你可以有效地利用成熟节点及其可预测的高产量流程，从而降低整体风险。因此，一旦你决定进行先进封装，那么从复杂芯片中取出尽可能多的东西并使用更成熟的技术，然后通过该先进封装进行连接，就会带来各种好处。”
电源管理和对功率效率的需求是芯片堆叠和新键合方法的额外驱动因素。混合键合使公司能够创建“阻力最小的路径”，这意味着更短的连接、更高的互连密度以及更大的散热挑战。
在这一发展过程中，需要降低半导体的功耗。可扩展性变得至关重要（见图2）。“我们有功率墙，因此目前的能量密度通常为每平方厘米100W，但未来我们需要每平方厘米500W的能量密度，因此散热市场将是一个相当大的增长。”Beyne说，“如果每平方毫米的电流为500A，那么通过微凸块和焊料凸块发送可能不是最佳方法，因为电流高达每平方毫米500A。“这可以通过将电源管理系统集成到设备附近来解决。我们可能不只是通过整个堆栈发送1.7V，但也许你会提出更高的电压，例如48V，然后在封装或板级使用DC/DC转换来达到最终电压。”
Uhrmann指出，测试增加了另一层复杂性。“虽然凸起的器件可以轻松测试，但混合键合就不那么容易了。你可以为混合键合创建一个双层结构，因为这样你就有了一个可以测试的底层，但你仍然需要在顶层有键合层。”
混合键合工艺如何实现？
晶圆到晶圆（wafer-to-wafer）键合工艺比芯片到晶圆方案更成熟，但它有一个主要缺点——芯片必须大小相同。这对于处理器堆叠上的静态随机存取存储器（SRAM）等应用效果很好，但如果要在设计和制造中获得更大的灵活性，则需要采用芯片对晶圆键合，即将较小的芯片键合到较大的芯片上。在这里，集体D2W（die-to-wafer）键合的概念变得有吸引力（见图2）。
如图所示，该工艺使用多种载体，包括硅和玻璃。混合键合的流程将已经通过最终金属化层处理的晶圆进行处理，然后执行类似于片上镶嵌（damascene）工艺的步骤。介电蚀刻在SiCN介电层中形成方形腔体，然后通过电化学沉积（ECD）用阻挡金属层、铜种子层和铜填充物填充这些腔体。随后的化学机械抛光（CMP）工艺经过优化，可实现极高的晶圆间均匀性，从而产生尽可能光滑的介电表面，同时在铜垫区域形成小凹陷。
第二步是将晶圆安装到载体上，然后对硅晶圆进行研磨/减薄。将晶圆翻转并粘合到第二个载体上，然后涂覆光刻胶层以在胶带框架上切割时保护表面。第三个载体粘合到该芯片场，然后去除光刻胶。将其放置在新载体上，准备与目标晶圆粘合，然后通过刀片、红外激光或紫外光进行解粘合。
接下来，在真空室中进行的介电活化步骤使用等离子体来优化键合表面，与悬挂的Si-O-键结合。随后使用DI水冲洗以水合介电层。第二片晶圆通过铜CMP处理进行面对面（或背对背）键合，处理方式与晶圆1相同，然后与晶圆1对齐并键合。然后，对晶圆在350℃的炉管中退火两个小时。
现在，键合可以为下一个晶圆减薄。imec和其他公司已经证明，非常薄（50µm）到非常厚（775µm）的芯片可以从临时载体转移到目标晶圆，转移率和键合率均为100%。对于超薄芯片，硅基是首选。玻璃基板确实允许紫外线解键合，但它们与前端工具不兼容。
Imec、Brewer Science和Suss MicroTec最近证明，集体芯片到晶圆键合流程可以扩展到三到四个晶圆。在有机激光释放层中添加了所谓的声学层，以吸收解键合工艺引起的冲击波，这可能会损坏芯片边缘。值得注意的是，通过红外显微镜测量的对齐是倒装芯片工具和键合工具对齐的组合功能。
转移良率和键合良率是关键指标，在完全优化的制造和组装工艺下可达到100%。将集体芯片到晶圆流程扩展到两个、三个和四个晶圆会使工艺变得复杂，因为在加工过程中会出现翘曲、粘合剂去除不完全以及芯片损坏等状况。
载体基板的选择基于临时键合材料（TBM）及其解键合能力。Brewer Science公司的Guerrero表示：“粘合剂将芯片暂时粘合到TBM上的能力取决于其机械、热和化学特性以及芯片表面条件的控制。”“通常，粘合头温度和载体（卡盘）温度之间的相互作用将根据TBM的热特性进行调整，以实现最佳芯片键合效果。激光解键合因其最小的机械力而最适合在芯片解键合中使用。”
Guerrro指出，薄芯片存在芯片损坏的风险，但这些风险可以通过材料和工艺设计来减轻。“机械解键合是一种更具成本效益的解决方案，因为与激光相比，机械解键合的设备成本更低，但其应用范围并不广泛。”Guerrro提到，“紫外线解键合并不普及，在载体层面实施起来也很有挑战性。紫外线解键合胶带随处可见，是最经济的解键合方法，但它在处理小于50µm的芯片时会受到限制。”
工具清洁对于防止键合界面出现空洞至关重要，这在C-SAM图上显示为白点。“有趣的是，由于清洁方式和工艺，一些颗粒仍会在表面上移动。所以这并不意味着你不能有一个颗粒。”Adeia工程高级副总裁Laura Mirkarimi认为，“这是一个可以处理一些颗粒的工艺，但不移动的大颗粒会阻止它键合。键合前沿在晶圆键合中移动得非常快，即使在芯片对晶圆键合中也是如此，所以它实际上是一种自发键合，需要通过仔细处理表面来管理。”
这就解释了为什么在整个混合键合流程中必须优化多个清洁步骤。
EV Group开发了一种新型无机粘合剂键合和激光释放工艺，该工艺使用硅载体晶圆，提供100nm的TTV、更好的几何稳定性和更高的热导率。
后者在硅载体上工艺还允许硅载体重复使用，从而减少了工艺步骤并降低了拥有成本。“我们使用了一种完全不同的释放层，一种与前端兼容的无机材料。”EVG的Urhmann说，“但硅载体可以广泛使用。所以现在你可以拥有与熔融键合一起工作的载体，你还可以携带混合键合晶圆或非常薄的器件、外延层。因此，它将整个产品组合扩展到前端转移，但并不局限于此。高精度意味着远低于100nm。”
这样的发展也会影响可持续性。“水循环和保持水清洁的成本很高。”EVG的Urhmann说，“通过研磨和抛光会产生大量的颗粒，甚至是纳米颗粒，所以过滤成本很高。”
虽然有很多关于面对面键合的讨论，但许多工艺需要背对背键合，这意味着你首先需要把它放在载体上并减薄，然后转移到另一个载体上。”Urhmann提到，“所以你有薄的器件晶圆，然后如果需要减薄另一个载体晶圆，你就得牺牲两片晶圆，这是不划算的。”
直到最近，具有HVM能力的倒装芯片键合机的对准公差为±3µm(3sigma)，但精度已提高到1µm。Adeia的Mirkarimi说：“对准精度的经验法则是，键合机的精度必须是焊盘直径的0.1~0.25倍，或者对于1µm焊盘，键合机的精度为100~250nm。”最近，多家供应商已经开发并提供具有亚微米精度的键合机，包括BESI（BE Semiconductor）和Suss MicroTec。
“尽管D2W HB具有优势，但它在组装方面面临两大挑战，”英特尔的Feras Eid及其同事说。“首先是对准，当前甚至下一代键合设备都无法满足亚1µm间距的放置要求。第二个是吞吐量，即使在当今相对宽松的间距（例如9µm）下，D2W HB连接步骤也是整个HB流程中最慢且最昂贵的步骤。”
因此，英特尔和其他公司正在探索拾取和放置的替代方案，例如流体自对准，它使用微小的水珠和两个芯片上的引导图案来自对准结构。该工艺由CEA-Leti和英特尔联合开发。重要的是，芯片到晶圆可能在x、z和theta（旋转）方向上错位。在特定条件下，液体限制可将芯片到晶圆的错位降低到200nm。虽然该工艺还不适合生产，但它有潜力用估计10倍的产量提高取代耗时的芯片放置。
尽管半导体行业已经证明混合键合适用于各种应用，但人们仍在不断减少晶圆步骤和成本。虽然制造AI芯片的公司可以负担得起更复杂的工艺，但要使该技术渗透到更便宜的系统中，它必须更简单。
直接裸晶对晶圆（die-to-wafer）键合工艺比集体裸晶到晶圆方法简单得多，后者只将已知良好的裸晶放置在重建的晶圆上，然后将其键合到另一个晶圆上。然而，直接键合容易受到污染，因为芯片放置工具直接接触敏感的键合表面，需要非常高的工具清洁度，甚至可能需要原位芯片清洁能力。
巨头纷纷抢进布局HBM将是下一个里程碑
事实上，尽管让先进封装备受关注的是AI芯片，但是第一个采用混合键合的商用化产品其实是搭载于智能手机的图像传感器（CIS）。索尼2016年为三星旗舰手机Galaxy S7 Edge生产的IMX260 CIS，就采用混合键合技术，将像素层堆迭于ISP（图像信号处理器）上，实现了接点间距仅9µm左右的突破。
除了CIS，高端CPU是另外一个采用混合键合的领域，台积电的3DFabric技术已实现该领域的商业化。第一个采用混合键合技术的CPU是AMD于COMPUTEX 2021发布的3D V-Cache，即台积电3D封装-SoIC解决方案Cu / Oxide Hybrid Bonding高密度封装，将SRAM堆迭于运算单元CCX上，让CPU获得更多SRAM容量。相较微凸块（Microbumps），3D V-Cache混合键合加上TSV，让芯片接点密度提升15倍，互联能效超过三倍。
而英特尔也在2020年的Architecture Day发布了采用混合键合的先进封装技术，计划用于3D封装Foveros Direct，当时宣布同年试产混合键合芯片。据悉，英特尔有望今年在逻辑芯片与互联器上先采用混合键合。英特尔白皮书表示，Foveros Direct采用晶粒对晶圆混合键合，间距预估9µm，第二代产品缩小至3µm。
此外，需多层堆栈的HBM产品领域也在积极开发混合键合新产品。HBM通过堆栈DRAM层数提高数据处理速度，通过TSV加上填充物连接数层DRAM层。业内消息显示，韩国DRAM芯片大厂三星和SK海力士都计划在即将推出的新一代HBM4中采用新的混合键合技术。SK海力士曾在其第三代8层堆叠的HBM2E上进行过测试，使用混合键合制程后，通过了所有可靠性测试；三星今年4月使用子公司Semes的混合键合设备制作了16层的HBM样品，并表示芯片运作正常。此外美光此前在COMPUTEX 2024上表示，公司也正着手开发HBM4，会考虑采用包括混合键合在内等相关技术，目前一切都在研究中。市场调查机构TrendForce集邦咨询最新研究显示，三大HBM原厂正在考虑是否于HBM4 16hi采用混合键合，并已确定将在HBM5 20hi世代中使用这项技术。
结论
设备制造商、设备公司和材料供应商正在合作采用多种方法，以找到以较低成本实现最佳性能的工艺流程，以便非前沿设备能够充分利用混合键合所提供的优势。但新技术正在经历成长的烦恼。它需要新程序、新工具能力，甚至一些新工艺。
此外，不同的应用有不同的需求，因此很可能会出现几种方法成为领导者。不过，就目前而言，混合键合工艺和供应链处于不断变化之中，这在新技术中并不罕见。
文章参考：https://semiengineering.com/hybrid-bonding-makes-strides-toward-manufacturability/
http://www.aie-tec.com/?news_7/850.html
https://www.trendforce.cn/presscenter/news/20241030-12344.html
2024年IEEE第74届电子元件和技术会议 (ECTC)，美国科罗拉多州丹佛市，doi：10.1109/ECTC51529.2024.00395，doi：10.1109/ECTC51529.2024.00347，doi：10.1109/ECTC51529.2024.00106
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