一.前言
前面我们对淘到的板子进行了基本的测试，IO确认，已经具备了玩转的条件。这一篇开始就正式着手移植C906了。
二.创建工程添加源码
新建C906的工程，参考前面LED工程的例子。
下载openc906的源码
git clone origin https://github.com/XUANTIE-RV/openc906.git
将smart_run和C906_RTL_FACTORY复制到自己的C906工程目录下新建的RTL子目录下
添加以下两个文件夹源码
C906_RTL_FACTORY\gen_rtl RISC-V核心源码。
smart_run\logical ， soc层级源码，有了RISC-V核心源码，构建一个SOC需要实例RISC-V核心，以及一些外设。这个文件夹就是一个soc的样板。
对应的我们平常开源c项目前者是完全可移植的库，后者是具体平台的移植。
按如下操作添加源码
添加C906_RTL_FACTORY\gen_rtl
添加smart_run\logical
添加完后如下，点击finish
看到tb.v即顶层文件，里面实例化了soc
soc x_soc(.i_pad_clk ( clk ),.b_pad_gpio_porta ( b_pad_gpio_porta ),.i_pad_jtg_trst_b ( jrst_b ),.i_pad_jtg_nrst_b ( rst_b ),.i_pad_jtg_tclk ( jclk ),.i_pad_jtg_tdi ( jtg_tdi ),.i_pad_jtg_tms ( jtg_tms ),.i_pad_uart0_sin ( uart0_sin ),.o_pad_jtg_tdo ( jtg_tdo ),.o_pad_uart0_sout ( uart0_sout ),.i_pad_rst_b ( rst_b ));
这个我们需要按实际情况修改，提供输入输出引脚，时钟等。
多选Non-Module Files下的所有h文件，右键点击->Set Global Include，设置为全局包含，这样一些宏定义就都可以找到了。
此时看到只有tb.v报错，因为这个顶层文件是针对仿真的，我们移植到fpga需要按需修改该文件。所以我们禁用tb.v自己来写一个顶层文件。
右键点击tb.v->disable File
三.添加顶层文件
创建设计文件
参考tb.v实例化soc
module c906_top(clk,rst_b,uart0_sin,uart0_sout,b_pad_gpio_porta,jclk,jrst_b,jnrst_b,jtg_tdi,jtg_tdo,jtg_tms);input clk;inout[7:0] b_pad_gpio_porta;input rst_b;input jclk;input jtg_tdi;input jtg_tms ;input uart0_sin;output jtg_tdo;output uart0_sout;input jnrst_b;input jrst_b;soc x_soc(.i_pad_clk ( clk ),.b_pad_gpio_porta ( b_pad_gpio_porta ),.i_pad_jtg_trst_b ( jrst_b ),.i_pad_jtg_nrst_b ( jnrst_b ),.i_pad_jtg_tclk ( jclk ),.i_pad_jtg_tdi ( jtg_tdi ),.i_pad_jtg_tms ( jtg_tms ),.i_pad_uart0_sin ( uart0_sin ),.o_pad_jtg_tdo ( jtg_tdo ),.o_pad_uart0_sout ( uart0_sout ),.i_pad_rst_b ( rst_b ));endmodule
四.综合
4.1宏未定义问题
提示宏找不到，确认宏是有定义的，但是依赖于其他文件的宏，是h文件编译顺序的问题，
按照如下将cpu_cfig.h拖动到前面去。
4.2BUFGEC重复定义问题
此时综合报错，提示BUFGCE模块重定义了
[Synth 8-9873] overwriting previous definition of module 'BUFGCE' ["D:/BOARD/Pblaze/C906/RTL/C906_RTL_FACTORY/gen_rtl/common/rtl/BUFGCE.v":40]
于是Edit->Find In Files...查找BUFECG
找到如下信息，common/rtl/BUFGCE.v和系统的重名了
将以下位置三个地方改个名字
报错
[Common 17-180] Spawn failed: No error
则点击以下按钮先清除错误
4.3综合报RAM不够
看到x_soc下的x_axi_slave128下例化了x_f_spsram_524288x128_L和x_f_spsram_524288x128_H
改为
f_spsram_32768x128 x_f_spsram_32768x128_L (.A (mem_addr[17:4] ),.CEN (mem_cen_0 ),.CLK (pll_core_cpuclk ),.D (mem_din[127:0] ),.Q (mem_dout_0[127:0]),.WEN (mem_wen[15:0] ));f_spsram_32768x128 x_f_spsram_32768x128_H (.A (mem_addr[17:4] ),.CEN (mem_cen_1 ),.CLK (pll_core_cpuclk ),.D (mem_din[127:0] ),.Q (mem_dout_1[127:0]),.WEN (mem_wen[15:0] ));
x_soc下的x_mem_ctrl下
将例化的ram改为fpga_ram
如下图16个位置
修改
parameter MEM_ADDR_WIDTH = 24;
为
parameter MEM_ADDR_WIDTH = 17;
综合完后看到Project Summ如下，RAM比较紧张了，LUT还比较充足，所以验证一定要尽可能考虑RAM大的FPGA。
五.总结
以上完成了diamagnetic添加，以及综合完成，后面就可以进行引脚约束，实现了。
下一篇继续。
