当讨论信号完整性（SI）问题时，当印刷电路板（PCB）的一层上的信号在相邻层的参考平面上跨分割或插槽时，总是存在很大的争论。一方面，一些人认为不应该越过分割平面，因为这会增加串扰的风险，并可能无法通过电磁兼容性（EMC）规则。另一方面，也有人强调，如果电路间隙的宽度和电源/接地层设计得很仔细，这可能不是一个大问题。那么谁是对的呢？---“it depends.”
首先，来看看一个典型的4层PCB ~ 62mil厚，如下图所示的层叠。外两层为微带信号层，内两层为电源层和地层。走线宽度为7mil宽，间隔为8mil，差分驱动时阻抗为~100欧姆；信号端驱动时，阻抗为~56欧姆。
在常规设计中，有多个电源通道是很常见的，在4层板上，这意味着电源层通常会被分割，因此，在相邻参考平面上跨分割或插槽的走线通常是不可避免的。假设在顶层上有一对走线，穿过相邻层上50mil的间隙，如下图所示，缝隙前后微带截面的横截面为顶层至电源参考平面的介电厚度（H1），由于间隙段在相邻的电源层上没有参考平面，所以下一个参考平面是与底层相邻的GND层。因此，间隙上的介电厚度等于H1的厚度加上1盎司功率层的厚度（t2）加上下一介电层的厚（H2）。如果1盎司电源层的厚度为1.2mil，则电介质的总厚度为51.2mil。
这种拓扑的一阶近似是具有两个不同阻抗的三个传输线段的组合。第一段和最后段的差分阻抗为100欧姆，SE为56欧姆，而间隙上的走线阻抗为~134欧姆的差分阻抗和~103欧姆的SE。由于跨越间隙的阻抗高于第一段和最后段，期望看到在间隙长度上的正反射。反射的高度和宽度将是上升时间和间隙几何形状的函数，上升时间越快，间隔越长，反射越高。
为了了解这个问题有多严重，可以使用ADS快速建模和仿真，如下图所示。使用“TLines-Line Type”，利用内部二维场求解器对间隙段前后的两个传输线段进行建模，为了准确捕捉信号穿过间隙时的电磁效应，利用动量三维平面场求解器对间隙段进行了建模和仿真。
拓扑图的总长度为2.650in，第一部分，length1=500mil，最后一部分，length2=2in，3D模型部分被分成三个50mil的部分，以方便间隙调整，并确保总长度保持不变。选择两种间隙长度来比较小间隙和大间隙。在电源平面之间有50mil的间隔并不罕见，所以这就是最坏情况下的差距。在最佳情况下，选择5密耳的间隙，这是走线pad间隙规格的典型最小值。
当拓扑从端口1差分驱动时，差分阻抗的比较如下图所示。为了方便，使用Balun变压器从4端口转换为2端口。正如预期的那样，对于红色所示的50mil间隙，比蓝色所示的5mil间隙有更高的阻抗不连续。
为了证明这一点，可以从端口2驱动50mil间隙拓扑，并将其与端口1进行比较，如下图所示。由于边缘在到达间隙之前必须传播2.05in，因此由于有损耗的传输线引起的色散，它的速度较慢，正如预测的那样，反射的强度更低。
接下来，进行单端（SE）瞬态分析，结果如下图所示。红色区域的间隔为50mil。蓝色的区域间隔为5mil。黑色的地块没有缝隙，入射信号的上升时间为20ps，显示了与无间隙相比在各自间隙处的反射电压。在50mil间隙中，传输信号的上升时间衰减增加，导致传输延迟略有增加。该图还显示了所有三种情况下的经典近端串扰（NFEXT）和远端串扰（FFEXT），由于穿过间隙的走线的紧密耦合，较高的入射反射表现为较高的NFEXT。
尽管在50mil间隙中，NFEXT脉冲显著增加，但与没有间隙相比，两种情况下的FFEXT幅度几乎没有增加，与NFEXT电压不同，FFEXT电压的峰值随耦合长度的变化而变化。在一定的延时（TD）下，当其振幅增长到与侵略者上升时间的50%的电压相当的水平时，它达到峰值。
以同样的方式，攻击波形将FFEXT电压耦合到受害者上，而FFEXT将噪声耦合回攻击波形，影响上升时间，如图所示。由于叠加，远端的干扰波形是FEXT电压和原始传输波形的总和，而原始传输波形将出现在TD处，没有耦合。由于远端距离为2.65in，FEXT接近饱和。
如果将最后一个传输线段（TL45）减小到100mil，则在间隙段（SnP11）前后进行探测，如图所示，在下图中，可以更好地理解间隙对FEXT的影响。
红色图为入射信号（V7），上升时间为20ps。青色图为远端发射信号（V8）。浅蓝色的图是V5的NEXT，浅绿色的图是远端的FEXT（V6）。深蓝色的图（V15）是之后的发射信号TL44和是V13节点的攻击信号，由于间隙部分在间隙上具有更高的特性阻抗，因此我们观察到由于间隙长度的反射增加而引起的上冲。
橙色图（V13）显示负的FEXT脉冲，与V15侵略者的上升沿一致。它还显示增加的NEXT脉冲与V15上的正反射相一致。当侵略者信号通过间隙段传播时，反射的附加电压摆幅增加了FEXT脉冲的幅度，反向形状反映了反射脉冲的形状，如图（V14）所示。然后，FEXT脉冲耦合回侵略信号，并在其离开耦合段时降低上升时间，如品红色图（V16）所示。
入侵信号通过最后一段传输线（TL45）传播后，FEXT脉冲的幅度与长度成正比。在这种情况下，它没有最大化，因为最后一段只有100mil。
结论是，当信号穿过分割平面时，传输信号会出现阻抗失配，导致正反射的时间等于间隙的长度，这增加了FEXT脉冲的幅度和形状，从而降低了与FEXT脉冲形状成比例的传输信号的上升时间。
Split平面和返回电流的结合产生了一个有效的缝隙天线，它将辐射噪声。满足FCC B类3米辐射发射；在30 ~ 88mhz范围内，辐射噪声必须小于100微伏/米；在216mhz ~ 1ghz范围内，辐射噪声必须小于200微伏/米。在这些低电压水平下，不需要太多电流就能使EMC失效。由于微带几何中走线的返回电流在穿过分割平面时是不连续的，因此产生的任何噪声都将辐射到自由空间中，因为在走线上方没有屏蔽层来容纳它。
下图比较了当4 GHz正弦波信号穿过左侧50 mil间隙和右侧5 mil间隙时SE返回电流密度在参考平面上的表现。选择这个频率是因为它是可能在典型的4层PCIe板上发现的8 GT/s PCIe Gen 3链路的奈奎斯特频率。当一条走线从端口1驱动到端口2，而端口3和端口4被端接时，可以清楚地看到参考平面上的返回电流密度经过split平面时的行为。
注意到沿断裂处受害者出线边缘的电流密度略有增加，这表明一些电流返回相邻的走线，这说明了前面讨论的额外的NEXT脉冲。仅从这张图来看，用单端驱动走线穿过分割平面可能不是一个好主意。
下图比较了当4 GHz信号穿过左边50 mil间隙和右边5 mil间隙时，差分返回电流密度在参考平面上的表现。可以看到，最大电流密度集中在差分对之间的平面分裂边缘，少量沿着分裂扩散。
下图显示了连接端口1-2的走线为单端驱动，另一走线为端接时，L2和L3平面层上的电流流向。可以观察到，当电流方向从走线上的端口2到端口1时，L2上的返回电流在到达间隙的远端（端口1侧）时分裂为左和右。然后，它绕过间隙，在跟踪下返回到端口2。
还观察到L3上有两个反向旋转电流，它们大约集中在空隙的左右两半，它们是由于沿L2上间隙边缘的反向旋转电流将EM能量注入平面腔而引起的，注意到L2上的电流旋转方向与L3相反。但是当两条走线被差分驱动时，如下图所示，看到沿每一半间隙的电流方向相同。可以注意到，电流的旋转在L3上是一个方向的，在差分对之间的中心和间隙的中间。
结论是，即使两条走线被差分驱动，仍然有电流沿着间隙边缘流动，这会将噪声注入腔体并辐射到自由空间，从而产生EMI。
到目前为止，所分析的差分对场景假设了一个完美的对内倾斜匹配。但在现实生活中，这种情况很少发生。当差分走线改变层时，布线长度不匹配、纤维编织效应、连接器引脚长度差异或回孔位置不对称等问题将导致对内倾斜。当这种情况发生时，一些差分信号被转换为公共信号，如下图所示。这个量是相对于有多少内对倾斜。
在完全平衡的差分对中，Vdiff是P/N信号之间的电压差。如果它们恰好180度相反，则产生的差分电压是两倍，并且没有共同电压。存在一个skew，它们不再是180度相异，当取差值时，差分信号失真并产生一个公共电压（Vcom），Vcom的大小和形状与相移量成正比，当P和N恰好同相时，差电压为0%，共电压为100%。由此产生的共模电压也需要电流返回路径，如果它被中断，它的返回电流表现为单端返回电流穿过分裂平面。
从PCIe cabling布线规范上，最坏情况的skew预算是单位间隔（U.I.）的21%，其中一个U.I.等于位时间。使用0.21UI为PCIe gen 3在8GT/s，这是26.3ps。
通过对50 mil间隙模型应用等效的37.8度对内相移，将结果与平衡情况进行比较，如下图所示。正如预期的那样，当共模电压穿过分裂平面时，公共返回电流的行为就像穿过分裂的单线走线。唯一的区别是没有100%的共同电流，所以也看到了一些不同的返回电流。
最后，要解决的最后一个是，如果有一个相邻的地平面，在它和split电源平面之间有一个非常薄的电介质，它将作为一个更好的穿过分路的返回路径。从信号完整性的角度来看，逻辑上这是有意义的，因为走线的阻抗将与穿过分路的走线和参考平面之间的介电厚度成比例地减小。
如果减小间隙下的介电介质厚度，重新仿真5 mil间隙的情况，可以看到总结的结果，如下图，当一个跟踪被单端驱动时。选择2mil的薄电介质；表示通常用于功率平面去耦的埋地电容铁芯层压板的通用厚度。再加上前图所示的5 mil厚度H1和1.2 mil厚度的电源平面L2，我们得到间隙下的总介电厚度为8.2 mil。
在左边，观察到大部分回流电流在参考平面L2上的间隙周围被转移。在右边，当信号穿过间隙时，可以看到参考平面L3上的走线下的大部分返回电流。但是仍然有一些电流在L2参考平面上的间隙周围转移，因此仍然会辐射一些噪声。
从信号完整性的角度来看，反射和NEXT的数量几乎减少了一半，如下图所示，传输信号的上升时退化较小，FEXT也得到了改善。
总结
回到最初的辩论，谁是对的？结果是两边都有点对。探讨了微带几何中信号穿过分裂平面的几种情形。从信号完整性的角度来看，在某些警告下，微带走线穿过分割平面可能是ok的。
但在通过EMC方面，仍然存在更多的风险和疑虑，一部分返回电流永远不会沿着参考平面的分裂边缘流动，因此仍然存在EMI的风险。因为实际的设计有许多影响最终性能的相互依赖关系，所以很难提出一个通用的规则，说如果这样做，并最小化在每种情况下都可以。
作为微带拓扑的一般规则，似乎最好的做法是仍然远离交叉分割平面。当不能做一个更详细的分析，应根据实际布局和叠层板；或者寻找其他可以减轻噪声辐射的替代方案；比如增加额外的外部屏蔽。
可以看到，在当今的高速设计中，不能再仅仅局限于信号完整性、电源完整性或EMC。必须综合考虑所有这三个学科，并对它们进行优化。如果只关心信号完整性，而没有意识到EMC，可能会得出错误的结论，最终的产品很可能没有通过EMC合规测试。
