在如上图的设计流程里，在项目中后期，即使把设计分成了多个子系统进行block APR，每个子系统的迭代一次都需要重新综合、重跑DFT，而重新综合和重做DFT非常耗时间，迭代一次需要一周起，即使只是RTL里一个很小的改动。所以在传统芯片设计流程里RTL freeze是一个重要的节点，RTL freeze了就不能大改了。主要原因就是重走一次后端流程需要几周，甚至几个月。
但是实际项目的需求总是在变，在流片的前一天也可能会有新的需求，或者发现新的BUG。迭代一次太久，等不起，所以我们过去只能放弃这些新需求和软件能绕过的小BUG，等下一次流片再说。
当功能ECO发展到今天，重新综合也可以走功能ECO的方式，在功能ECO时也会自动处理删掉的和新加的DFF，自动上下链。这样，当RTL有修改后，中后端流程迭代一次压缩到几十分钟到几个小时。小BUG可以顺利修复，由于tapeout之前可以加stdcell，新需求也有很大的机会做进去。
所以说tapeout之前的功能ECO很关键，既缩短芯片研发周期、又紧跟市场需求、还减少交付客户次数。
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Nandigits Design Automation于2007年成立，公司总部位于美国硅谷圣何塞（San Jose）。2016年10月在中国大陆成立销售和技术支持部门。我们是完整的芯片网表解决方案提供商，主要产品有网表功能ECO工具GOF ECO、逻辑等价性检查工具GOF LEC，网表调试工具GOF Debug、汽车电子功能安全验证的GOF Formal。到目前，我们已经帮助全球数十家芯片设计公司Tapeout超过100个项目。
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